Classic Timing Analyzer report for vga_data Sat May 09 04:58:14 2009 Quartus II 64-Bit Version 9.0 Build 132 02/25/2009 SJ Full Version --------------------- ; Table of Contents ; --------------------- 1. Legal Notice 2. Timing Analyzer Summary 3. Timing Analyzer Settings 4. Clock Settings Summary 5. Parallel Compilation 6. Clock Setup: 'pll_lcd:vga_pll|altpll:altpll_component|_clk0' 7. Clock Setup: 'OSC' 8. Clock Hold: 'pll_lcd:vga_pll|altpll:altpll_component|_clk0' 9. Clock Hold: 'OSC' 10. tsu 11. tco 12. th 13. Timing Analyzer Messages ---------------- ; Legal Notice ; ---------------- Copyright (C) 1991-2009 Altera Corporation Your use of Altera Corporation's design tools, logic functions and other software and tools, and its AMPP partner logic functions, and any output files from any of the foregoing (including device programming or simulation files), and any associated documentation or information are expressly subject to the terms and conditions of the Altera Program License Subscription Agreement, Altera MegaCore Function License Agreement, or other applicable license agreement, including, without limitation, that your use is for the sole purpose of programming logic devices manufactured by Altera and sold by Altera or its authorized distributors. Please refer to the applicable agreement for further details. +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Timing Analyzer Summary ; +--------------------------------------------------------------+-----------+----------------------------------+----------------------------------+----------------------------------+----------------------------------+-----------------------------------------------+-----------------------------------------------+--------------+ ; Type ; Slack ; Required Time ; Actual Time ; From ; To ; From Clock ; To Clock ; Failed Paths ; +--------------------------------------------------------------+-----------+----------------------------------+----------------------------------+----------------------------------+----------------------------------+-----------------------------------------------+-----------------------------------------------+--------------+ ; Worst-case tsu ; N/A ; None ; 10.246 ns ; MS1 ; ram_adr[6] ; -- ; OSC ; 0 ; ; Worst-case tco ; N/A ; None ; 11.914 ns ; leddisp_reg[11] ; LD12 ; OSC ; -- ; 0 ; ; Worst-case th ; N/A ; None ; -2.635 ns ; MS6 ; digite[0] ; -- ; OSC ; 0 ; ; Clock Setup: 'pll_lcd:vga_pll|altpll:altpll_component|_clk0' ; -4.725 ns ; 27.00 MHz ( period = 37.037 ns ) ; N/A ; leddisp_reg[10] ; led_reg[10] ; OSC ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 42 ; ; Clock Setup: 'OSC' ; 13.634 ns ; 50.00 MHz ( period = 20.000 ns ) ; 157.08 MHz ( period = 6.366 ns ) ; digitf[2] ; digite[1] ; OSC ; OSC ; 0 ; ; Clock Hold: 'OSC' ; -0.891 ns ; 50.00 MHz ( period = 20.000 ns ) ; N/A ; digitc[0] ; bin_in[0] ; OSC ; OSC ; 9 ; ; Clock Hold: 'pll_lcd:vga_pll|altpll:altpll_component|_clk0' ; 0.445 ns ; 27.00 MHz ( period = 37.037 ns ) ; N/A ; display_driver:vga640x480|v_sync ; display_driver:vga640x480|v_sync ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0 ; ; Total number of failed paths ; ; ; ; ; ; ; ; 51 ; +--------------------------------------------------------------+-----------+----------------------------------+----------------------------------+----------------------------------+----------------------------------+-----------------------------------------------+-----------------------------------------------+--------------+ +--------------------------------------------------------------------------------------------------------------------+ ; Timing Analyzer Settings ; +---------------------------------------------------------------------+--------------------+------+----+-------------+ ; Option ; Setting ; From ; To ; Entity Name ; +---------------------------------------------------------------------+--------------------+------+----+-------------+ ; Device Name ; EP2C20F484C7 ; ; ; ; ; Timing Models ; Final ; ; ; ; ; Default hold multicycle ; Same as Multicycle ; ; ; ; ; Cut paths between unrelated clock domains ; On ; ; ; ; ; Cut off read during write signal paths ; On ; ; ; ; ; Cut off feedback from I/O pins ; On ; ; ; ; ; Report Combined Fast/Slow Timing ; Off ; ; ; ; ; Ignore Clock Settings ; Off ; ; ; ; ; Analyze latches as synchronous elements ; On ; ; ; ; ; Enable Recovery/Removal analysis ; Off ; ; ; ; ; Enable Clock Latency ; Off ; ; ; ; ; Use TimeQuest Timing Analyzer ; Off ; ; ; ; ; Minimum Core Junction Temperature ; 0 ; ; ; ; ; Maximum Core Junction Temperature ; 85 ; ; ; ; ; Number of source nodes to report per destination node ; 10 ; ; ; ; ; Number of destination nodes to report ; 10 ; ; ; ; ; Number of paths to report ; 200 ; ; ; ; ; Report Minimum Timing Checks ; Off ; ; ; ; ; Use Fast Timing Models ; Off ; ; ; ; ; Report IO Paths Separately ; Off ; ; ; ; ; Perform Multicorner Analysis ; On ; ; ; ; ; Reports the worst-case path for each clock domain and analysis ; Off ; ; ; ; ; Removes common clock path pessimism (CCPP) during slack computation ; Off ; ; ; ; ; Output I/O Timing Endpoint ; Near End ; ; ; ; +---------------------------------------------------------------------+--------------------+------+----+-------------+ +-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Clock Settings Summary ; +-----------------------------------------------+--------------------+------------+------------------+---------------+--------------+----------+-----------------------+---------------------+-----------+--------------+ ; Clock Node Name ; Clock Setting Name ; Type ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ; +-----------------------------------------------+--------------------+------------+------------------+---------------+--------------+----------+-----------------------+---------------------+-----------+--------------+ ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; ; PLL output ; 27.0 MHz ; 0.000 ns ; 0.000 ns ; OSC ; 27 ; 50 ; -2.419 ns ; ; ; OSC ; ; User Pin ; 50.0 MHz ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ; +-----------------------------------------------+--------------------+------------+------------------+---------------+--------------+----------+-----------------------+---------------------+-----------+--------------+ Parallel compilation was disabled, but you have multiple processors available. Enable parallel compilation to reduce compilation time. +-------------------------------------+ ; Parallel Compilation ; +----------------------------+--------+ ; Processors ; Number ; +----------------------------+--------+ ; Number detected on machine ; 4 ; ; Maximum allowed ; 1 ; +----------------------------+--------+ +-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Clock Setup: 'pll_lcd:vga_pll|altpll:altpll_component|_clk0' ; +-----------------------------------------+-----------------------------------------------------+------------------------------------------+----------------------------------------+-----------------------------------------------+-----------------------------------------------+-----------------------------+---------------------------+-------------------------+ ; Slack ; Actual fmax (period) ; From ; To ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ; +-----------------------------------------+-----------------------------------------------------+------------------------------------------+----------------------------------------+-----------------------------------------------+-----------------------------------------------+-----------------------------+---------------------------+-------------------------+ ; -4.725 ns ; None ; leddisp_reg[10] ; led_reg[10] ; OSC ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; -3.619 ns ; 1.106 ns ; ; -4.638 ns ; None ; leddisp_reg[2] ; led_reg[2] ; OSC ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; -3.619 ns ; 1.019 ns ; ; -4.637 ns ; None ; leddisp_reg[3] ; led_reg[3] ; OSC ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; -3.619 ns ; 1.018 ns ; ; -4.507 ns ; None ; leddisp_reg[11] ; led_reg[11] ; OSC ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; -3.619 ns ; 0.888 ns ; ; -4.502 ns ; None ; leddisp_reg[13] ; led_reg[13] ; OSC ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; -3.619 ns ; 0.883 ns ; ; -4.501 ns ; None ; leddisp_reg[14] ; led_reg[14] ; OSC ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; -3.619 ns ; 0.882 ns ; ; -4.501 ns ; None ; leddisp_reg[4] ; led_reg[4] ; OSC ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; -3.619 ns ; 0.882 ns ; ; -4.500 ns ; None ; leddisp_reg[12] ; led_reg[12] ; OSC ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; -3.619 ns ; 0.881 ns ; ; -4.500 ns ; None ; leddisp_reg[5] ; led_reg[5] ; OSC ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; -3.619 ns ; 0.881 ns ; ; -4.499 ns ; None ; leddisp_reg[9] ; led_reg[9] ; OSC ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; -3.619 ns ; 0.880 ns ; ; -4.498 ns ; None ; leddisp_reg[1] ; led_reg[1] ; OSC ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; -3.619 ns ; 0.879 ns ; ; -4.494 ns ; None ; leddisp_reg[6] ; led_reg[6] ; OSC ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; -3.619 ns ; 0.875 ns ; ; -4.486 ns ; None ; leddisp_reg[8] ; led_reg[8] ; OSC ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; -3.619 ns ; 0.867 ns ; ; -4.436 ns ; None ; leddisp_reg[7] ; led_reg[7] ; OSC ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; -3.619 ns ; 0.817 ns ; ; -4.268 ns ; None ; leddisp_reg[15] ; led_reg[15] ; OSC ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; -3.620 ns ; 0.648 ns ; ; -4.262 ns ; None ; blink_cnt[3] ; ascii_reg[1] ; OSC ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; -3.620 ns ; 0.642 ns ; ; -4.260 ns ; None ; leddisp_reg[0] ; led_reg[0] ; OSC ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; -3.620 ns ; 0.640 ns ; ; -3.856 ns ; None ; digitb[2] ; bin_lcd[2] ; OSC ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; -1.782 ns ; 2.074 ns ; ; -3.760 ns ; None ; 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0.541 ns ; -1.780 ns ; 1.720 ns ; ; -3.490 ns ; None ; digite[3] ; bin_lcd[3] ; OSC ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; -1.783 ns ; 1.707 ns ; ; -3.485 ns ; None ; digitb[1] ; bin_lcd[1] ; OSC ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; -1.782 ns ; 1.703 ns ; ; -3.465 ns ; None ; digitd[0] ; bin_lcd[0] ; OSC ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; -1.782 ns ; 1.683 ns ; ; -3.401 ns ; None ; digitd[2] ; bin_lcd[2] ; OSC ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; -1.783 ns ; 1.618 ns ; ; -3.396 ns ; None ; digitd[3] ; bin_lcd[3] ; OSC ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; -1.783 ns ; 1.613 ns ; ; -3.393 ns ; None ; digitf[0] ; bin_lcd[0] ; OSC ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; -1.779 ns ; 1.614 ns ; ; -3.393 ns ; None ; digitd[1] ; bin_lcd[1] ; OSC ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; -1.783 ns ; 1.610 ns ; ; -3.389 ns ; None ; digitf[3] ; bin_lcd[3] ; OSC ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; -1.781 ns ; 1.608 ns ; ; -3.381 ns ; None ; digita[0] ; bin_lcd[0] ; OSC ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; -1.782 ns ; 1.599 ns ; ; -3.368 ns ; None ; digitf[2] ; bin_lcd[2] ; OSC ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; -1.781 ns ; 1.587 ns ; ; -3.356 ns ; None ; digitf[1] ; bin_lcd[1] ; OSC ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; -1.781 ns ; 1.575 ns ; ; -3.260 ns ; None ; digite[0] ; bin_lcd[0] ; OSC ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; -1.782 ns ; 1.478 ns ; ; -3.241 ns ; None ; digita[3] ; bin_lcd[3] ; OSC ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; -1.782 ns ; 1.459 ns ; ; -3.241 ns ; None ; digita[1] ; bin_lcd[1] ; OSC ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; -1.782 ns ; 1.459 ns ; ; -3.188 ns ; None ; digite[1] ; bin_lcd[1] ; OSC ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; -1.781 ns ; 1.407 ns ; ; -1.455 ns ; None ; clock_module:sys_clocks|clk_10ms ; clk_10ms_reg[0] ; OSC ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; -0.825 ns ; 0.630 ns ; ; 28.496 ns ; 117.08 MHz ( period = 8.541 ns ) ; display_driver:vga640x480|v_pixel_cnt[4] ; display_driver:vga640x480|char_pnt[6] ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 37.037 ns ; 36.797 ns ; 8.301 ns ; ; 28.496 ns ; 117.08 MHz ( period = 8.541 ns ) ; display_driver:vga640x480|v_pixel_cnt[4] ; display_driver:vga640x480|char_pnt[2] ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 37.037 ns ; 36.797 ns ; 8.301 ns ; ; 28.496 ns ; 117.08 MHz ( period = 8.541 ns ) ; display_driver:vga640x480|v_pixel_cnt[4] ; display_driver:vga640x480|char_pnt[1] ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 37.037 ns ; 36.797 ns ; 8.301 ns ; ; 28.496 ns ; 117.08 MHz ( period = 8.541 ns ) ; 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; 28.729 ns ; 120.37 MHz ( period = 8.308 ns ) ; display_driver:vga640x480|v_pixel_cnt[7] ; display_driver:vga640x480|char_pnt[0] ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 37.037 ns ; 36.797 ns ; 8.068 ns ; ; 28.746 ns ; 120.61 MHz ( period = 8.291 ns ) ; display_driver:vga640x480|v_pixel_cnt[4] ; display_driver:vga640x480|char_pnt[5] ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 37.037 ns ; 36.798 ns ; 8.052 ns ; ; 28.746 ns ; 120.61 MHz ( period = 8.291 ns ) ; display_driver:vga640x480|v_pixel_cnt[4] ; display_driver:vga640x480|char_pnt[4] ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 37.037 ns ; 36.798 ns ; 8.052 ns ; ; 28.746 ns ; 120.61 MHz ( period = 8.291 ns ) ; display_driver:vga640x480|v_pixel_cnt[4] ; display_driver:vga640x480|char_pnt[3] ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 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pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 37.037 ns ; 36.801 ns ; 6.533 ns ; ; Timing analysis restricted to 200 rows. ; To change the limit use Settings (Assignments menu) ; ; ; ; ; ; ; ; +-----------------------------------------+-----------------------------------------------------+------------------------------------------+----------------------------------------+-----------------------------------------------+-----------------------------------------------+-----------------------------+---------------------------+-------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Clock Setup: 'OSC' ; +-----------------------------------------+-----------------------------------------------------+------------------------------------+--------------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+ ; Slack ; Actual fmax (period) ; From ; To ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ; +-----------------------------------------+-----------------------------------------------------+------------------------------------+--------------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+ ; 13.634 ns ; 157.08 MHz ( period = 6.366 ns ) ; digitf[2] ; digite[1] ; OSC ; OSC ; 20.000 ns ; 19.761 ns ; 6.127 ns ; ; 13.682 ns ; 158.28 MHz ( period = 6.318 ns ) ; digite[0] ; digite[1] ; OSC ; OSC ; 20.000 ns ; 19.758 ns ; 6.076 ns ; ; 13.711 ns ; 159.01 MHz ( period = 6.289 ns ) ; digitf[2] ; digite[2] ; OSC ; OSC ; 20.000 ns ; 19.763 ns ; 6.052 ns ; ; 13.759 ns ; 160.23 MHz ( period = 6.241 ns ) ; digite[0] ; digite[2] ; OSC ; OSC ; 20.000 ns ; 19.760 ns ; 6.001 ns ; ; 13.834 ns ; 162.18 MHz ( period = 6.166 ns ) ; digite[1] ; digite[1] ; OSC ; OSC ; 20.000 ns ; 19.761 ns ; 5.927 ns ; ; 13.911 ns ; 164.23 MHz ( period = 6.089 ns ) ; digite[1] ; digite[2] ; OSC ; OSC ; 20.000 ns ; 19.763 ns ; 5.852 ns ; ; 13.930 ns ; 164.74 MHz ( period = 6.070 ns ) ; digitf[2] ; digite[0] ; OSC ; OSC ; 20.000 ns ; 19.764 ns ; 5.834 ns ; ; 13.950 ns ; 165.29 MHz ( period = 6.050 ns ) ; digita[2] ; digite[1] ; OSC ; OSC ; 20.000 ns ; 19.759 ns ; 5.809 ns ; ; 13.976 ns ; 166.00 MHz ( period = 6.024 ns ) ; digita[2] ; digitf[0] ; OSC ; OSC ; 20.000 ns ; 19.759 ns ; 5.783 ns ; ; 13.976 ns ; 166.00 MHz ( period = 6.024 ns ) ; digita[2] ; digitf[3] ; OSC ; OSC ; 20.000 ns ; 19.759 ns ; 5.783 ns ; ; 13.976 ns ; 166.00 MHz ( period = 6.024 ns ) ; digita[2] ; digitf[2] ; OSC ; OSC ; 20.000 ns ; 19.759 ns ; 5.783 ns ; ; 13.976 ns ; 166.00 MHz ( period = 6.024 ns ) ; digita[2] ; digitf[1] ; OSC ; OSC ; 20.000 ns ; 19.759 ns ; 5.783 ns ; ; 13.978 ns ; 166.06 MHz ( period = 6.022 ns ) ; digite[0] ; digite[0] ; OSC ; OSC ; 20.000 ns ; 19.761 ns ; 5.783 ns ; ; 14.018 ns ; 167.17 MHz ( period = 5.982 ns ) ; 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19.763 ns ; 3.911 ns ; ; Timing analysis restricted to 200 rows. ; To change the limit use Settings (Assignments menu) ; ; ; ; ; ; ; ; +-----------------------------------------+-----------------------------------------------------+------------------------------------+--------------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+ +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Clock Hold: 'pll_lcd:vga_pll|altpll:altpll_component|_clk0' ; +-----------------------------------------+-----------------------------------------------------+------------------------------------------------------------------------------------------------------------------------------------------------+-----------------------------------------------+-----------------------------------------------+----------------------------+----------------------------+--------------------------+ ; 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digitf[0] ; OSC ; ; N/A ; None ; -3.737 ns ; MS2 ; digitb[1] ; OSC ; ; N/A ; None ; -3.737 ns ; MS2 ; digitb[2] ; OSC ; ; N/A ; None ; -3.737 ns ; MS2 ; digitb[0] ; OSC ; ; N/A ; None ; -3.754 ns ; MS3 ; digita[0] ; OSC ; ; N/A ; None ; -3.755 ns ; MS3 ; digitc[1] ; OSC ; ; N/A ; None ; -3.755 ns ; MS3 ; digitc[3] ; OSC ; ; N/A ; None ; -3.755 ns ; MS3 ; digitc[0] ; OSC ; ; N/A ; None ; -3.770 ns ; MS4 ; digitc[2] ; OSC ; ; N/A ; None ; -3.843 ns ; MS5 ; digita[0] ; OSC ; ; N/A ; None ; -3.877 ns ; MS4 ; digitc[1] ; OSC ; ; N/A ; None ; -3.877 ns ; MS4 ; digitc[3] ; OSC ; ; N/A ; None ; -3.877 ns ; MS4 ; digitc[0] ; OSC ; ; N/A ; None ; -3.902 ns ; MS6 ; digitd[3] ; OSC ; ; N/A ; None ; -3.933 ns ; MS2 ; digitd[3] ; OSC ; ; N/A ; None ; -4.007 ns ; MS3 ; digitd[0] ; OSC ; ; N/A ; None ; -4.036 ns ; MS3 ; digitd[1] ; OSC ; ; N/A ; None ; -4.036 ns ; MS3 ; digitd[2] ; OSC ; ; N/A ; None ; -4.065 ns ; MS4 ; digitf[3] ; OSC ; ; N/A ; None ; -4.065 ns ; MS4 ; digitf[0] ; OSC ; ; N/A ; None ; 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-5.020 ns ; MS5 ; digitf[1] ; OSC ; ; N/A ; None ; -5.122 ns ; MS3 ; digitf[2] ; OSC ; ; N/A ; None ; -5.124 ns ; MS6 ; digita[2] ; OSC ; ; N/A ; None ; -5.124 ns ; MS2 ; digitf[3] ; OSC ; ; N/A ; None ; -5.124 ns ; MS2 ; digitf[0] ; OSC ; ; N/A ; None ; -5.155 ns ; MS2 ; digita[2] ; OSC ; ; N/A ; None ; -5.157 ns ; MS3 ; digite[2] ; OSC ; ; N/A ; None ; -5.185 ns ; MS2 ; digite[3] ; OSC ; ; N/A ; None ; -5.211 ns ; MS5 ; digitf[2] ; OSC ; ; N/A ; None ; -5.234 ns ; MS3 ; digite[1] ; OSC ; ; N/A ; None ; -5.281 ns ; MS2 ; digitf[1] ; OSC ; ; N/A ; None ; -5.288 ns ; MS2 ; digite[0] ; OSC ; ; N/A ; None ; -5.472 ns ; MS2 ; digitf[2] ; OSC ; ; N/A ; None ; -5.507 ns ; MS2 ; digite[2] ; OSC ; ; N/A ; None ; -5.584 ns ; MS2 ; digite[1] ; OSC ; ; N/A ; None ; -6.562 ns ; MS1 ; ram_state.1001 ; OSC ; ; N/A ; None ; -7.189 ns ; MS1 ; ram_state.1000 ; OSC ; ; N/A ; None ; -7.322 ns ; MS1 ; ascii_ena ; OSC ; ; N/A ; None ; -8.172 ns ; MS1 ; ram_adr[1] ; OSC ; ; N/A ; None ; -8.374 ns ; MS1 ; ram_state_ena ; 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Loc. = PLL_1; Fanout = 1; CLK Node = 'pll_lcd:vga_pll|altpll:altpll_component|_clk0' Info: 2: + IC(0.929 ns) + CELL(0.000 ns) = 0.929 ns; Loc. = CLKCTRL_G3; Fanout = 423; COMB Node = 'pll_lcd:vga_pll|altpll:altpll_component|_clk0~clkctrl' Info: 3: + IC(0.995 ns) + CELL(0.602 ns) = 2.526 ns; Loc. = LCFF_X20_Y14_N23; Fanout = 1; REG Node = 'led_reg[10]' Info: Total cell delay = 0.602 ns ( 23.83 % ) Info: Total interconnect delay = 1.924 ns ( 76.17 % ) Info: - Longest clock path from clock "OSC" to source register is 6.447 ns Info: 1: + IC(0.000 ns) + CELL(1.026 ns) = 1.026 ns; Loc. = PIN_L1; Fanout = 7; CLK Node = 'OSC' Info: 2: + IC(2.019 ns) + CELL(0.879 ns) = 3.924 ns; Loc. = LCFF_X23_Y23_N25; Fanout = 1; REG Node = 'clock_module:sys_clocks|clk_100ms' Info: 3: + IC(0.934 ns) + CELL(0.000 ns) = 4.858 ns; Loc. = CLKCTRL_G9; Fanout = 19; COMB Node = 'clock_module:sys_clocks|clk_100ms~clkctrl' Info: 4: + IC(0.987 ns) + CELL(0.602 ns) = 6.447 ns; Loc. = LCFF_X19_Y14_N21; Fanout = 4; REG Node = 'leddisp_reg[10]' Info: Total cell delay = 2.507 ns ( 38.89 % ) Info: Total interconnect delay = 3.940 ns ( 61.11 % ) Info: - Micro clock to output delay of source is 0.277 ns Info: - Micro setup delay of destination is -0.038 ns Info: - Longest register to register delay is 1.106 ns Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LCFF_X19_Y14_N21; Fanout = 4; REG Node = 'leddisp_reg[10]' Info: 2: + IC(0.688 ns) + CELL(0.322 ns) = 1.010 ns; Loc. = LCCOMB_X20_Y14_N22; Fanout = 1; COMB Node = 'Selector42~0' Info: 3: + IC(0.000 ns) + CELL(0.096 ns) = 1.106 ns; Loc. = LCFF_X20_Y14_N23; Fanout = 1; REG Node = 'led_reg[10]' Info: Total cell delay = 0.418 ns ( 37.79 % ) Info: Total interconnect delay = 0.688 ns ( 62.21 % ) Warning: Can't achieve timing requirement Clock Setup: 'pll_lcd:vga_pll|altpll:altpll_component|_clk0' along 42 path(s). See Report window for details. Info: Slack time is 13.634 ns for clock "OSC" between source register "digitf[2]" and destination register "digite[1]" Info: Fmax is 157.08 MHz (period= 6.366 ns) Info: + Largest register to register requirement is 19.761 ns Info: + Setup relationship between source and destination is 20.000 ns Info: + Latch edge is 20.000 ns Info: Clock period of Destination clock "OSC" is 20.000 ns with offset of 0.000 ns and duty cycle of 50 Info: Multicycle Setup factor for Destination register is 1 Info: - Launch edge is 0.000 ns Info: Clock period of Source clock "OSC" is 20.000 ns with offset of 0.000 ns and duty cycle of 50 Info: Multicycle Setup factor for Source register is 1 Info: + Largest clock skew is 0.000 ns Info: + Shortest clock path from clock "OSC" to destination register is 4.611 ns Info: 1: + IC(0.000 ns) + CELL(1.026 ns) = 1.026 ns; Loc. = PIN_L1; Fanout = 7; CLK Node = 'OSC' Info: 2: + IC(0.404 ns) + CELL(0.879 ns) = 2.309 ns; Loc. = LCFF_X1_Y13_N21; Fanout = 1; REG Node = 'clock_module:sys_clocks|clk_1s' Info: 3: + IC(0.703 ns) + CELL(0.000 ns) = 3.012 ns; Loc. = CLKCTRL_G1; Fanout = 24; COMB Node = 'clock_module:sys_clocks|clk_1s~clkctrl' Info: 4: + IC(0.997 ns) + CELL(0.602 ns) = 4.611 ns; Loc. = LCFF_X30_Y14_N19; Fanout = 6; REG Node = 'digite[1]' Info: Total cell delay = 2.507 ns ( 54.37 % ) Info: Total interconnect delay = 2.104 ns ( 45.63 % ) Info: - Longest clock path from clock "OSC" to source register is 4.611 ns Info: 1: + IC(0.000 ns) + CELL(1.026 ns) = 1.026 ns; Loc. = PIN_L1; Fanout = 7; CLK Node = 'OSC' Info: 2: + IC(0.404 ns) + CELL(0.879 ns) = 2.309 ns; Loc. = LCFF_X1_Y13_N21; Fanout = 1; REG Node = 'clock_module:sys_clocks|clk_1s' Info: 3: + IC(0.703 ns) + CELL(0.000 ns) = 3.012 ns; Loc. = CLKCTRL_G1; Fanout = 24; COMB Node = 'clock_module:sys_clocks|clk_1s~clkctrl' Info: 4: + IC(0.997 ns) + CELL(0.602 ns) = 4.611 ns; Loc. = LCFF_X30_Y14_N5; Fanout = 5; REG Node = 'digitf[2]' Info: Total cell delay = 2.507 ns ( 54.37 % ) Info: Total interconnect delay = 2.104 ns ( 45.63 % ) Info: - Micro clock to output delay of source is 0.277 ns Info: - Micro setup delay of destination is -0.038 ns Info: - Longest register to register delay is 6.127 ns Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LCFF_X30_Y14_N5; Fanout = 5; REG Node = 'digitf[2]' Info: 2: + IC(0.959 ns) + CELL(0.545 ns) = 1.504 ns; Loc. = LCCOMB_X30_Y14_N10; Fanout = 1; COMB Node = 'always1~7' Info: 3: + IC(0.560 ns) + CELL(0.545 ns) = 2.609 ns; Loc. = LCCOMB_X31_Y14_N14; Fanout = 3; COMB Node = 'always1~0' Info: 4: + IC(0.790 ns) + CELL(0.322 ns) = 3.721 ns; Loc. = LCCOMB_X34_Y14_N20; Fanout = 1; COMB Node = 'digite[0]~58' Info: 5: + IC(0.314 ns) + CELL(0.544 ns) = 4.579 ns; Loc. = LCCOMB_X34_Y14_N12; Fanout = 4; COMB Node = 'digite[0]~59' Info: 6: + IC(0.790 ns) + CELL(0.758 ns) = 6.127 ns; Loc. = LCFF_X30_Y14_N19; Fanout = 6; REG Node = 'digite[1]' Info: Total cell delay = 2.714 ns ( 44.30 % ) Info: Total interconnect delay = 3.413 ns ( 55.70 % ) Info: Minimum slack time is 445 ps for clock "pll_lcd:vga_pll|altpll:altpll_component|_clk0" between source register "display_driver:vga640x480|v_sync" and destination register "display_driver:vga640x480|v_sync" Info: + Shortest register to register delay is 0.454 ns Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LCFF_X38_Y14_N9; Fanout = 2; REG Node = 'display_driver:vga640x480|v_sync' Info: 2: + IC(0.000 ns) + CELL(0.358 ns) = 0.358 ns; Loc. = LCCOMB_X38_Y14_N8; Fanout = 1; COMB Node = 'display_driver:vga640x480|v_sync~6' Info: 3: + IC(0.000 ns) + CELL(0.096 ns) = 0.454 ns; Loc. = LCFF_X38_Y14_N9; Fanout = 2; REG Node = 'display_driver:vga640x480|v_sync' Info: Total cell delay = 0.454 ns ( 100.00 % ) Info: - Smallest register to register requirement is 0.009 ns Info: + Hold relationship between source and destination is 0.000 ns Info: + Latch edge is -2.419 ns Info: Clock period of Destination clock "pll_lcd:vga_pll|altpll:altpll_component|_clk0" is 37.037 ns with offset of -2.419 ns and duty cycle of 50 Info: Multicycle Setup factor for Destination register is 1 Info: Multicycle Hold factor for Destination register is 1 Info: - Launch edge is -2.419 ns Info: Clock period of Source clock "pll_lcd:vga_pll|altpll:altpll_component|_clk0" is 37.037 ns with offset of -2.419 ns and duty cycle of 50 Info: Multicycle Setup factor for Source register is 1 Info: Multicycle Hold factor for Source register is 1 Info: + Smallest clock skew is 0.000 ns Info: + Longest clock path from clock "pll_lcd:vga_pll|altpll:altpll_component|_clk0" to destination register is 2.531 ns Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = PLL_1; Fanout = 1; CLK Node = 'pll_lcd:vga_pll|altpll:altpll_component|_clk0' Info: 2: + IC(0.929 ns) + CELL(0.000 ns) = 0.929 ns; Loc. = CLKCTRL_G3; Fanout = 423; COMB Node = 'pll_lcd:vga_pll|altpll:altpll_component|_clk0~clkctrl' Info: 3: + IC(1.000 ns) + CELL(0.602 ns) = 2.531 ns; Loc. = LCFF_X38_Y14_N9; Fanout = 2; REG Node = 'display_driver:vga640x480|v_sync' Info: Total cell delay = 0.602 ns ( 23.79 % ) Info: Total interconnect delay = 1.929 ns ( 76.21 % ) Info: - Shortest clock path from clock "pll_lcd:vga_pll|altpll:altpll_component|_clk0" to source register is 2.531 ns Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = PLL_1; Fanout = 1; CLK Node = 'pll_lcd:vga_pll|altpll:altpll_component|_clk0' Info: 2: + IC(0.929 ns) + CELL(0.000 ns) = 0.929 ns; Loc. = CLKCTRL_G3; Fanout = 423; COMB Node = 'pll_lcd:vga_pll|altpll:altpll_component|_clk0~clkctrl' Info: 3: + IC(1.000 ns) + CELL(0.602 ns) = 2.531 ns; Loc. = LCFF_X38_Y14_N9; Fanout = 2; REG Node = 'display_driver:vga640x480|v_sync' Info: Total cell delay = 0.602 ns ( 23.79 % ) Info: Total interconnect delay = 1.929 ns ( 76.21 % ) Info: - Micro clock to output delay of source is 0.277 ns Info: + Micro hold delay of destination is 0.286 ns Info: Minimum slack time is -891 ps for clock "OSC" between source register "digitc[0]" and destination register "bin_in[0]" Info: + Shortest register to register delay is 1.209 ns Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LCFF_X32_Y14_N21; Fanout = 7; REG Node = 'digitc[0]' Info: 2: + IC(0.935 ns) + CELL(0.178 ns) = 1.113 ns; Loc. = LCCOMB_X33_Y15_N2; Fanout = 1; COMB Node = 'Mux3~1' Info: 3: + IC(0.000 ns) + CELL(0.096 ns) = 1.209 ns; Loc. = LCFF_X33_Y15_N3; Fanout = 7; REG Node = 'bin_in[0]' Info: Total cell delay = 0.274 ns ( 22.66 % ) Info: Total interconnect delay = 0.935 ns ( 77.34 % ) Info: - Smallest register to register requirement is 2.100 ns Info: + Hold relationship between source and destination is 0.000 ns Info: + Latch edge is 0.000 ns Info: Clock period of Destination clock "OSC" is 20.000 ns with offset of 0.000 ns and duty cycle of 50 Info: Multicycle Setup factor for Destination register is 1 Info: Multicycle Hold factor for Destination register is 1 Info: - Launch edge is 0.000 ns Info: Clock period of Source clock "OSC" is 20.000 ns with offset of 0.000 ns and duty cycle of 50 Info: Multicycle Setup factor for Source register is 1 Info: Multicycle Hold factor for Source register is 1 Info: + Smallest clock skew is 2.091 ns Info: + Longest clock path from clock "OSC" to destination register is 6.703 ns Info: 1: + IC(0.000 ns) + CELL(1.026 ns) = 1.026 ns; Loc. = PIN_L1; Fanout = 7; CLK Node = 'OSC' Info: 2: + IC(2.019 ns) + CELL(0.879 ns) = 3.924 ns; Loc. = LCFF_X23_Y23_N1; Fanout = 1; REG Node = 'clock_module:sys_clocks|clk_1ms' Info: 3: + IC(1.188 ns) + CELL(0.000 ns) = 5.112 ns; Loc. = CLKCTRL_G8; Fanout = 24; COMB Node = 'clock_module:sys_clocks|clk_1ms~clkctrl' Info: 4: + IC(0.989 ns) + CELL(0.602 ns) = 6.703 ns; Loc. = LCFF_X33_Y15_N3; Fanout = 7; REG Node = 'bin_in[0]' Info: Total cell delay = 2.507 ns ( 37.40 % ) Info: Total interconnect delay = 4.196 ns ( 62.60 % ) Info: - Shortest clock path from clock "OSC" to source register is 4.612 ns Info: 1: + IC(0.000 ns) + CELL(1.026 ns) = 1.026 ns; Loc. = PIN_L1; Fanout = 7; CLK Node = 'OSC' Info: 2: + IC(0.404 ns) + CELL(0.879 ns) = 2.309 ns; Loc. = LCFF_X1_Y13_N21; Fanout = 1; REG Node = 'clock_module:sys_clocks|clk_1s' Info: 3: + IC(0.703 ns) + CELL(0.000 ns) = 3.012 ns; Loc. = CLKCTRL_G1; Fanout = 24; COMB Node = 'clock_module:sys_clocks|clk_1s~clkctrl' Info: 4: + IC(0.998 ns) + CELL(0.602 ns) = 4.612 ns; Loc. = LCFF_X32_Y14_N21; Fanout = 7; REG Node = 'digitc[0]' Info: Total cell delay = 2.507 ns ( 54.36 % ) Info: Total interconnect delay = 2.105 ns ( 45.64 % ) Info: - Micro clock to output delay of source is 0.277 ns Info: + Micro hold delay of destination is 0.286 ns Warning: Can't achieve minimum setup and hold requirement OSC along 9 path(s). See Report window for details. Info: tsu for register "ram_adr[4]" (data pin = "MS1", clock pin = "OSC") is 10.246 ns Info: + Longest pin to register delay is 10.390 ns Info: 1: + IC(0.000 ns) + CELL(0.863 ns) = 0.863 ns; Loc. = PIN_AA11; Fanout = 10; PIN Node = 'MS1' Info: 2: + IC(5.831 ns) + CELL(0.544 ns) = 7.238 ns; Loc. = LCCOMB_X24_Y15_N4; Fanout = 1; COMB Node = 'ram_adr[5]~122' Info: 3: + IC(0.297 ns) + CELL(0.521 ns) = 8.056 ns; Loc. = LCCOMB_X24_Y15_N6; Fanout = 1; COMB Node = 'ram_adr[5]~123' Info: 4: + IC(0.313 ns) + CELL(0.455 ns) = 8.824 ns; Loc. = LCCOMB_X24_Y15_N30; Fanout = 4; COMB Node = 'ram_adr[5]~125' Info: 5: + IC(0.808 ns) + CELL(0.758 ns) = 10.390 ns; Loc. = LCFF_X25_Y15_N1; Fanout = 12; REG Node = 'ram_adr[4]' Info: Total cell delay = 3.141 ns ( 30.23 % ) Info: Total interconnect delay = 7.249 ns ( 69.77 % ) Info: + Micro setup delay of destination is -0.038 ns Info: - Offset between input clock "OSC" and output clock "pll_lcd:vga_pll|altpll:altpll_component|_clk0" is -2.419 ns Info: - Shortest clock path from clock "pll_lcd:vga_pll|altpll:altpll_component|_clk0" to destination register is 2.525 ns Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = PLL_1; Fanout = 1; CLK Node = 'pll_lcd:vga_pll|altpll:altpll_component|_clk0' Info: 2: + IC(0.929 ns) + CELL(0.000 ns) = 0.929 ns; Loc. = CLKCTRL_G3; Fanout = 423; COMB Node = 'pll_lcd:vga_pll|altpll:altpll_component|_clk0~clkctrl' Info: 3: + IC(0.994 ns) + CELL(0.602 ns) = 2.525 ns; Loc. = LCFF_X25_Y15_N1; Fanout = 12; REG Node = 'ram_adr[4]' Info: Total cell delay = 0.602 ns ( 23.84 % ) Info: Total interconnect delay = 1.923 ns ( 76.16 % ) Info: tco from clock "OSC" to destination pin "LD12" through register "leddisp_reg[11]" is 11.914 ns Info: + Longest clock path from clock "OSC" to source register is 6.447 ns Info: 1: + IC(0.000 ns) + CELL(1.026 ns) = 1.026 ns; Loc. = PIN_L1; Fanout = 7; CLK Node = 'OSC' Info: 2: + IC(2.019 ns) + CELL(0.879 ns) = 3.924 ns; Loc. = LCFF_X23_Y23_N25; Fanout = 1; REG Node = 'clock_module:sys_clocks|clk_100ms' Info: 3: + IC(0.934 ns) + CELL(0.000 ns) = 4.858 ns; Loc. = CLKCTRL_G9; Fanout = 19; COMB Node = 'clock_module:sys_clocks|clk_100ms~clkctrl' Info: 4: + IC(0.987 ns) + CELL(0.602 ns) = 6.447 ns; Loc. = LCFF_X19_Y14_N23; Fanout = 4; REG Node = 'leddisp_reg[11]' Info: Total cell delay = 2.507 ns ( 38.89 % ) Info: Total interconnect delay = 3.940 ns ( 61.11 % ) Info: + Micro clock to output delay of source is 0.277 ns Info: + Longest register to pin delay is 5.190 ns Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LCFF_X19_Y14_N23; Fanout = 4; REG Node = 'leddisp_reg[11]' Info: 2: + IC(2.350 ns) + CELL(2.840 ns) = 5.190 ns; Loc. = PIN_N2; Fanout = 0; PIN Node = 'LD12' Info: Total cell delay = 2.840 ns ( 54.72 % ) Info: Total interconnect delay = 2.350 ns ( 45.28 % ) Info: th for register "digite[0]" (data pin = "MS6", clock pin = "OSC") is -2.635 ns Info: + Longest clock path from clock "OSC" to destination register is 4.614 ns Info: 1: + IC(0.000 ns) + CELL(1.026 ns) = 1.026 ns; Loc. = PIN_L1; Fanout = 7; CLK Node = 'OSC' Info: 2: + IC(0.404 ns) + CELL(0.879 ns) = 2.309 ns; Loc. = LCFF_X1_Y13_N21; Fanout = 1; REG Node = 'clock_module:sys_clocks|clk_1s' Info: 3: + IC(0.703 ns) + CELL(0.000 ns) = 3.012 ns; Loc. = CLKCTRL_G1; Fanout = 24; COMB Node = 'clock_module:sys_clocks|clk_1s~clkctrl' Info: 4: + IC(1.000 ns) + CELL(0.602 ns) = 4.614 ns; Loc. = LCFF_X35_Y14_N27; Fanout = 7; REG Node = 'digite[0]' Info: Total cell delay = 2.507 ns ( 54.33 % ) Info: Total interconnect delay = 2.107 ns ( 45.67 % ) Info: + Micro hold delay of destination is 0.286 ns Info: - Shortest pin to register delay is 7.535 ns Info: 1: + IC(0.000 ns) + CELL(0.833 ns) = 0.833 ns; Loc. = PIN_F13; Fanout = 4; PIN Node = 'MS6' Info: 2: + IC(5.727 ns) + CELL(0.178 ns) = 6.738 ns; Loc. = LCCOMB_X34_Y14_N2; Fanout = 4; COMB Node = 'digite[0]~56' Info: 3: + IC(0.524 ns) + CELL(0.177 ns) = 7.439 ns; Loc. = LCCOMB_X35_Y14_N26; Fanout = 1; COMB Node = 'digite~57' Info: 4: + IC(0.000 ns) + CELL(0.096 ns) = 7.535 ns; Loc. = LCFF_X35_Y14_N27; Fanout = 7; REG Node = 'digite[0]' Info: Total cell delay = 1.284 ns ( 17.04 % ) Info: Total interconnect delay = 6.251 ns ( 82.96 % ) Critical Warning: Timing requirements for slow timing model timing analysis were not met. See Report window for details. Info: Quartus II 64-Bit Classic Timing Analyzer was successful. 0 errors, 5 warnings Info: Peak virtual memory: 208 megabytes Info: Processing ended: Sat May 09 04:58:14 2009 Info: Elapsed time: 00:00:01 Info: Total CPU time (on all processors): 00:00:01