Classic Timing Analyzer report for DE1_vga_640 Sat May 09 05:19:00 2009 Quartus II 64-Bit Version 9.0 Build 132 02/25/2009 SJ Full Version --------------------- ; Table of Contents ; --------------------- 1. Legal Notice 2. Timing Analyzer Summary 3. Timing Analyzer Settings 4. Clock Settings Summary 5. Parallel Compilation 6. Clock Setup: 'pll_lcd:vga_pll|altpll:altpll_component|_clk0' 7. Clock Setup: 'CLOCK_50' 8. Clock Hold: 'pll_lcd:vga_pll|altpll:altpll_component|_clk0' 9. Clock Hold: 'CLOCK_50' 10. tsu 11. tco 12. th 13. Timing Analyzer Messages ---------------- ; Legal Notice ; ---------------- Copyright (C) 1991-2009 Altera Corporation Your use of Altera Corporation's design tools, logic functions and other software and tools, and its AMPP partner logic functions, and any output files from any of the foregoing (including device programming or simulation files), and any associated documentation or information are expressly subject to the terms and conditions of the Altera Program License Subscription Agreement, Altera MegaCore Function License Agreement, or other applicable license agreement, including, without limitation, that your use is for the sole purpose of programming logic devices manufactured by Altera and sold by Altera or its authorized distributors. Please refer to the applicable agreement for further details. +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Timing Analyzer Summary ; +--------------------------------------------------------------+-----------+----------------------------------+----------------------------------+----------------------------------------+----------------------------------------+-----------------------------------------------+-----------------------------------------------+--------------+ ; Type ; Slack ; Required Time ; Actual Time ; From ; To ; From Clock ; To Clock ; Failed Paths ; +--------------------------------------------------------------+-----------+----------------------------------+----------------------------------+----------------------------------------+----------------------------------------+-----------------------------------------------+-----------------------------------------------+--------------+ ; Worst-case tsu ; N/A ; None ; 10.093 ns ; KEY[0] ; ascii_reg[1] ; -- ; CLOCK_50 ; 0 ; ; Worst-case tco ; N/A ; None ; 10.902 ns ; leddisp_reg[14] ; LEDR[6] ; CLOCK_50 ; -- ; 0 ; ; Worst-case th ; N/A ; None ; 1.915 ns ; SW[0] ; digitb[3] ; -- ; CLOCK_50 ; 0 ; ; Clock Setup: 'pll_lcd:vga_pll|altpll:altpll_component|_clk0' ; -4.602 ns ; 27.00 MHz ( period = 37.037 ns ) ; N/A ; leddisp_reg[11] ; led_reg[11] ; CLOCK_50 ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 42 ; ; Clock Setup: 'CLOCK_50' ; 12.060 ns ; 50.00 MHz ( period = 20.000 ns ) ; 125.94 MHz ( period = 7.940 ns ) ; clock_module:sys_clocks|clk_10ms_reg ; clock_module:sys_clocks|clk_10ms ; CLOCK_50 ; CLOCK_50 ; 0 ; ; Clock Hold: 'pll_lcd:vga_pll|altpll:altpll_component|_clk0' ; 0.445 ns ; 27.00 MHz ( period = 37.037 ns ) ; N/A ; display_driver:vga640x480|h_dot_reg[0] ; display_driver:vga640x480|h_dot_reg[0] ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0 ; ; Clock Hold: 'CLOCK_50' ; 0.445 ns ; 50.00 MHz ( period = 20.000 ns ) ; N/A ; clock_module:sys_clocks|clk_1s_reg ; clock_module:sys_clocks|clk_1s_reg ; CLOCK_50 ; CLOCK_50 ; 0 ; ; Total number of failed paths ; ; ; ; ; ; ; ; 42 ; +--------------------------------------------------------------+-----------+----------------------------------+----------------------------------+----------------------------------------+----------------------------------------+-----------------------------------------------+-----------------------------------------------+--------------+ +--------------------------------------------------------------------------------------------------------------------+ ; Timing Analyzer Settings ; +---------------------------------------------------------------------+--------------------+------+----+-------------+ ; Option ; Setting ; From ; To ; Entity Name ; +---------------------------------------------------------------------+--------------------+------+----+-------------+ ; Device Name ; EP2C20F484C7 ; ; ; ; ; Timing Models ; Final ; ; ; ; ; Default hold multicycle ; Same as Multicycle ; ; ; ; ; Cut paths between unrelated clock domains ; On ; ; ; ; ; Cut off read during write signal paths ; On ; ; ; ; ; Cut off feedback from I/O pins ; On ; ; ; ; ; Report Combined Fast/Slow Timing ; Off ; ; ; ; ; Ignore Clock Settings ; Off ; ; ; ; ; Analyze latches as synchronous elements ; On ; ; ; ; ; Enable Recovery/Removal analysis ; Off ; ; ; ; ; Enable Clock Latency ; Off ; ; ; ; ; Use TimeQuest Timing Analyzer ; Off ; ; ; ; ; Number of source nodes to report per destination node ; 10 ; ; ; ; ; Number of destination nodes to report ; 10 ; ; ; ; ; Number of paths to report ; 200 ; ; ; ; ; Report Minimum Timing Checks ; Off ; ; ; ; ; Use Fast Timing Models ; Off ; ; ; ; ; Report IO Paths Separately ; Off ; ; ; ; ; Perform Multicorner Analysis ; On ; ; ; ; ; Reports the worst-case path for each clock domain and analysis ; Off ; ; ; ; ; Removes common clock path pessimism (CCPP) during slack computation ; Off ; ; ; ; ; Output I/O Timing Endpoint ; Near End ; ; ; ; +---------------------------------------------------------------------+--------------------+------+----+-------------+ +-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Clock Settings Summary ; +-----------------------------------------------+--------------------+------------+------------------+---------------+--------------+----------+-----------------------+---------------------+-----------+--------------+ ; Clock Node Name ; Clock Setting Name ; Type ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ; +-----------------------------------------------+--------------------+------------+------------------+---------------+--------------+----------+-----------------------+---------------------+-----------+--------------+ ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; ; PLL output ; 27.0 MHz ; 0.000 ns ; 0.000 ns ; CLOCK_50 ; 27 ; 50 ; -2.419 ns ; ; ; CLOCK_50 ; ; User Pin ; 50.0 MHz ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ; +-----------------------------------------------+--------------------+------------+------------------+---------------+--------------+----------+-----------------------+---------------------+-----------+--------------+ +------------------------------------------+ ; Parallel Compilation ; +----------------------------+-------------+ ; Processors ; Number ; +----------------------------+-------------+ ; Number detected on machine ; 4 ; ; Maximum allowed ; 4 ; ; ; ; ; Average used ; 1.00 ; ; Maximum used ; 1 ; ; ; ; ; Usage by Processor ; % Time Used ; ; 1 processor ; 100.0% ; ; 2-4 processors ; 0.0% ; +----------------------------+-------------+ +-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Clock Setup: 'pll_lcd:vga_pll|altpll:altpll_component|_clk0' ; +-----------------------------------------+-----------------------------------------------------+------------------------------------------+----------------------------------------+-----------------------------------------------+-----------------------------------------------+-----------------------------+---------------------------+-------------------------+ ; Slack ; Actual fmax (period) ; From ; To ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ; +-----------------------------------------+-----------------------------------------------------+------------------------------------------+----------------------------------------+-----------------------------------------------+-----------------------------------------------+-----------------------------+---------------------------+-------------------------+ ; -4.602 ns ; None ; leddisp_reg[11] ; led_reg[11] ; CLOCK_50 ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; -3.456 ns ; 1.146 ns ; ; -4.570 ns ; None ; leddisp_reg[14] ; led_reg[14] ; CLOCK_50 ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; -3.456 ns ; 1.114 ns ; ; -4.568 ns ; None ; leddisp_reg[9] ; led_reg[9] ; CLOCK_50 ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; -3.456 ns ; 1.112 ns ; ; -4.490 ns ; None ; leddisp_reg[1] ; led_reg[1] ; CLOCK_50 ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; -3.456 ns ; 1.034 ns ; ; -4.484 ns ; None ; leddisp_reg[6] ; led_reg[6] ; CLOCK_50 ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; -3.456 ns ; 1.028 ns ; ; -4.484 ns ; None ; leddisp_reg[5] ; led_reg[5] ; CLOCK_50 ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; -3.456 ns ; 1.028 ns ; ; -4.426 ns ; None ; leddisp_reg[8] ; led_reg[8] ; CLOCK_50 ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; -3.456 ns ; 0.970 ns ; ; -4.341 ns ; None ; leddisp_reg[10] ; led_reg[10] ; CLOCK_50 ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; -3.456 ns ; 0.885 ns ; ; -4.340 ns ; None ; leddisp_reg[13] ; led_reg[13] ; CLOCK_50 ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; -3.456 ns ; 0.884 ns ; ; -4.340 ns ; None ; leddisp_reg[4] ; led_reg[4] ; CLOCK_50 ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; -3.456 ns ; 0.884 ns ; ; -4.339 ns ; None ; leddisp_reg[12] ; led_reg[12] ; CLOCK_50 ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; -3.456 ns ; 0.883 ns ; ; -4.338 ns ; None ; leddisp_reg[2] ; led_reg[2] ; CLOCK_50 ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; -3.456 ns ; 0.882 ns ; ; -4.337 ns ; None ; leddisp_reg[3] ; led_reg[3] ; CLOCK_50 ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; -3.456 ns ; 0.881 ns ; ; -4.337 ns ; None ; leddisp_reg[0] ; led_reg[0] ; CLOCK_50 ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; -3.456 ns ; 0.881 ns ; ; -4.103 ns ; None ; blink_cnt[3] ; ascii_reg[1] ; CLOCK_50 ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; -3.457 ns ; 0.646 ns ; ; -4.099 ns ; None ; leddisp_reg[15] ; led_reg[15] ; CLOCK_50 ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; -3.456 ns ; 0.643 ns ; ; -4.096 ns ; None ; leddisp_reg[7] ; led_reg[7] ; CLOCK_50 ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; -3.456 ns ; 0.640 ns ; ; -3.846 ns ; None ; digita[2] ; bin_lcd[2] ; CLOCK_50 ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; -1.782 ns ; 2.064 ns ; ; -3.839 ns ; None ; digitb[1] ; bin_lcd[1] ; CLOCK_50 ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; -1.781 ns ; 2.058 ns ; ; -3.616 ns ; None ; digitf[0] ; bin_lcd[0] ; CLOCK_50 ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; -1.782 ns ; 1.834 ns ; ; -3.609 ns ; None ; digita[1] ; bin_lcd[1] ; CLOCK_50 ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; -1.783 ns ; 1.826 ns ; ; -3.557 ns ; None ; digitf[3] ; bin_lcd[3] ; CLOCK_50 ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; -1.783 ns ; 1.774 ns ; ; -3.550 ns ; None ; digitc[0] ; bin_lcd[0] ; CLOCK_50 ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; -1.780 ns ; 1.770 ns ; ; -3.501 ns ; None ; digitb[3] ; bin_lcd[3] ; CLOCK_50 ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; -1.782 ns ; 1.719 ns ; ; -3.494 ns ; None ; digitc[1] ; bin_lcd[1] ; CLOCK_50 ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; -1.781 ns ; 1.713 ns ; ; -3.488 ns ; None ; digitd[1] ; bin_lcd[1] ; CLOCK_50 ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; -1.782 ns ; 1.706 ns ; ; -3.460 ns ; None ; digitd[2] ; bin_lcd[2] ; CLOCK_50 ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; -1.782 ns ; 1.678 ns ; ; -3.449 ns ; None ; digite[3] ; bin_lcd[3] ; CLOCK_50 ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; -1.783 ns ; 1.666 ns ; ; -3.429 ns ; None ; digite[0] ; bin_lcd[0] ; CLOCK_50 ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; -1.783 ns ; 1.646 ns ; ; -3.412 ns ; None ; digitb[0] ; bin_lcd[0] ; CLOCK_50 ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; -1.780 ns ; 1.632 ns ; ; -3.406 ns ; None ; digitf[1] ; bin_lcd[1] ; CLOCK_50 ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; -1.783 ns ; 1.623 ns ; ; -3.404 ns ; None ; digite[2] ; bin_lcd[2] ; CLOCK_50 ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; -1.783 ns ; 1.621 ns ; ; -3.385 ns ; None ; digite[1] ; bin_lcd[1] ; CLOCK_50 ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; -1.784 ns ; 1.601 ns ; ; -3.361 ns ; None ; digitc[3] ; bin_lcd[3] ; CLOCK_50 ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; -1.781 ns ; 1.580 ns ; ; -3.346 ns ; None ; digita[0] ; bin_lcd[0] ; CLOCK_50 ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; -1.783 ns ; 1.563 ns ; ; -3.263 ns ; None ; digitb[2] ; bin_lcd[2] ; CLOCK_50 ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; -1.781 ns ; 1.482 ns ; ; -3.234 ns ; None ; digitd[3] ; bin_lcd[3] ; CLOCK_50 ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; -1.782 ns ; 1.452 ns ; ; -3.229 ns ; None ; digitf[2] ; bin_lcd[2] ; CLOCK_50 ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; -1.783 ns ; 1.446 ns ; ; -3.226 ns ; None ; digitc[2] ; bin_lcd[2] ; CLOCK_50 ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; -1.782 ns ; 1.444 ns ; ; -3.225 ns ; None ; digitd[0] ; bin_lcd[0] ; CLOCK_50 ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; -1.783 ns ; 1.442 ns ; ; -3.170 ns ; None ; digita[3] ; bin_lcd[3] ; CLOCK_50 ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; -1.783 ns ; 1.387 ns ; ; -0.095 ns ; None ; clock_module:sys_clocks|clk_10ms ; clk_10ms_reg[0] ; CLOCK_50 ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 0.541 ns ; 0.536 ns ; 0.631 ns ; ; 29.526 ns ; 133.14 MHz ( period = 7.511 ns ) ; display_driver:vga640x480|h_pixel_cnt[1] ; display_driver:vga640x480|char_pnt[6] ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 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37.037 ns ; 36.799 ns ; 6.338 ns ; ; 30.470 ns ; 152.28 MHz ( period = 6.567 ns ) ; ram_adr[9] ; ram_adr[8] ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 37.037 ns ; 36.798 ns ; 6.328 ns ; ; 30.471 ns ; 152.30 MHz ( period = 6.566 ns ) ; ram_adr[5] ; ram_adr[1] ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 37.037 ns ; 36.805 ns ; 6.334 ns ; ; 30.479 ns ; 152.49 MHz ( period = 6.558 ns ) ; ram_adr[4] ; ram_adr[10] ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 37.037 ns ; 36.799 ns ; 6.320 ns ; ; 30.485 ns ; 152.63 MHz ( period = 6.552 ns ) ; ram_adr[6] ; ram_adr[10] ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 37.037 ns ; 36.799 ns ; 6.314 ns ; ; 30.491 ns ; 152.77 MHz ( period = 6.546 ns ) ; ram_adr[8] ; ram_adr[0] ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 37.037 ns ; 36.800 ns ; 6.309 ns ; ; 30.494 ns ; 152.84 MHz ( period = 6.543 ns ) ; ram_adr[9] ; ram_adr[10] ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 37.037 ns ; 36.798 ns ; 6.304 ns ; ; 30.498 ns ; 152.93 MHz ( period = 6.539 ns ) ; ram_adr[1] ; ram_adr[8] ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 37.037 ns ; 36.792 ns ; 6.294 ns ; ; 30.506 ns ; 153.12 MHz ( period = 6.531 ns ) ; ram_adr[4] ; ram_adr[1] ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 37.037 ns ; 36.805 ns ; 6.299 ns ; ; 30.512 ns ; 153.26 MHz ( period = 6.525 ns ) ; ram_adr[6] ; ram_adr[1] ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 37.037 ns ; 36.805 ns ; 6.293 ns ; ; 30.515 ns ; 153.33 MHz ( period = 6.522 ns ) ; display_driver:vga640x480|v_pixel_cnt[9] ; display_driver:vga640x480|char_pnt[6] ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 37.037 ns ; 36.800 ns ; 6.285 ns ; ; 30.515 ns ; 153.33 MHz ( period = 6.522 ns ) ; display_driver:vga640x480|v_pixel_cnt[9] ; display_driver:vga640x480|char_pnt[4] ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; pll_lcd:vga_pll|altpll:altpll_component|_clk0 ; 37.037 ns ; 36.800 ns ; 6.285 ns ; ; Timing analysis restricted to 200 rows. ; To change the limit use Settings (Assignments menu) ; ; ; ; ; ; ; ; +-----------------------------------------+-----------------------------------------------------+------------------------------------------+----------------------------------------+-----------------------------------------------+-----------------------------------------------+-----------------------------+---------------------------+-------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Clock Setup: 'CLOCK_50' ; +-----------------------------------------+-----------------------------------------------------+------------------------------------------+--------------------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+ ; Slack ; Actual fmax (period) ; From ; To ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ; +-----------------------------------------+-----------------------------------------------------+------------------------------------------+--------------------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+ ; 12.060 ns ; 125.94 MHz ( period = 7.940 ns ) ; clock_module:sys_clocks|clk_10ms_reg ; clock_module:sys_clocks|clk_10ms ; CLOCK_50 ; CLOCK_50 ; 20.000 ns ; 15.602 ns ; 3.542 ns ; ; 14.171 ns ; 171.56 MHz ( period = 5.829 ns ) ; digitb[3] ; digitf[0] ; CLOCK_50 ; CLOCK_50 ; 20.000 ns ; 19.762 ns ; 5.591 ns ; ; 14.171 ns ; 171.56 MHz ( period = 5.829 ns ) ; digitb[3] ; digitf[3] ; CLOCK_50 ; CLOCK_50 ; 20.000 ns ; 19.762 ns ; 5.591 ns ; ; 14.171 ns ; 171.56 MHz ( period = 5.829 ns ) ; digitb[3] ; digitf[2] ; CLOCK_50 ; CLOCK_50 ; 20.000 ns ; 19.762 ns ; 5.591 ns ; ; 14.171 ns ; 171.56 MHz ( period = 5.829 ns ) ; digitb[3] ; digitf[1] ; CLOCK_50 ; CLOCK_50 ; 20.000 ns ; 19.762 ns ; 5.591 ns ; ; 14.180 ns ; 171.82 MHz ( period = 5.820 ns ) ; digita[0] ; digitf[0] ; CLOCK_50 ; CLOCK_50 ; 20.000 ns ; 19.760 ns ; 5.580 ns ; ; 14.180 ns ; 171.82 MHz ( period = 5.820 ns ) ; digita[0] ; digitf[3] ; CLOCK_50 ; CLOCK_50 ; 20.000 ns ; 19.760 ns ; 5.580 ns ; ; 14.180 ns ; 171.82 MHz ( period = 5.820 ns ) ; digita[0] ; digitf[2] ; CLOCK_50 ; CLOCK_50 ; 20.000 ns ; 19.760 ns ; 5.580 ns ; ; 14.180 ns ; 171.82 MHz ( period = 5.820 ns ) ; digita[0] ; digitf[1] ; CLOCK_50 ; CLOCK_50 ; 20.000 ns ; 19.760 ns ; 5.580 ns ; ; 14.201 ns ; 172.44 MHz ( period = 5.799 ns ) ; digitb[2] ; digitf[0] ; CLOCK_50 ; CLOCK_50 ; 20.000 ns ; 19.763 ns ; 5.562 ns ; ; 14.201 ns ; 172.44 MHz ( period = 5.799 ns ) ; digitb[2] ; digitf[3] ; CLOCK_50 ; CLOCK_50 ; 20.000 ns ; 19.763 ns ; 5.562 ns ; ; 14.201 ns ; 172.44 MHz ( period = 5.799 ns ) ; digitb[2] ; digitf[2] ; CLOCK_50 ; CLOCK_50 ; 20.000 ns ; 19.763 ns ; 5.562 ns ; ; 14.201 ns ; 172.44 MHz ( period = 5.799 ns ) ; digitb[2] ; digitf[1] ; CLOCK_50 ; CLOCK_50 ; 20.000 ns ; 19.763 ns ; 5.562 ns ; ; 14.236 ns ; 173.49 MHz ( period = 5.764 ns ) ; digite[0] ; digite[3] ; CLOCK_50 ; CLOCK_50 ; 20.000 ns ; 19.760 ns ; 5.524 ns ; ; 14.238 ns ; 173.55 MHz ( period = 5.762 ns ) ; digite[0] ; digite[2] ; CLOCK_50 ; CLOCK_50 ; 20.000 ns ; 19.760 ns ; 5.522 ns ; ; 14.295 ns ; 175.28 MHz ( period = 5.705 ns ) ; digitb[3] ; digite[3] ; CLOCK_50 ; CLOCK_50 ; 20.000 ns ; 19.762 ns ; 5.467 ns ; ; 14.297 ns ; 175.35 MHz ( period = 5.703 ns ) ; digitb[3] ; digite[2] ; CLOCK_50 ; CLOCK_50 ; 20.000 ns ; 19.762 ns ; 5.465 ns ; ; 14.304 ns ; 175.56 MHz ( period = 5.696 ns ) ; digita[0] ; digite[3] ; CLOCK_50 ; CLOCK_50 ; 20.000 ns ; 19.760 ns ; 5.456 ns ; ; 14.306 ns ; 175.62 MHz ( period = 5.694 ns ) ; digita[0] ; digite[2] ; CLOCK_50 ; CLOCK_50 ; 20.000 ns ; 19.760 ns ; 5.454 ns ; ; 14.325 ns ; 176.21 MHz ( period = 5.675 ns ) ; digitb[2] ; digite[3] ; CLOCK_50 ; CLOCK_50 ; 20.000 ns ; 19.763 ns ; 5.438 ns ; ; 14.327 ns ; 176.27 MHz ( period = 5.673 ns ) ; digitb[2] ; digite[2] ; CLOCK_50 ; CLOCK_50 ; 20.000 ns ; 19.763 ns ; 5.436 ns ; ; 14.435 ns ; 179.69 MHz ( period = 5.565 ns ) ; digite[0] ; digite[0] ; CLOCK_50 ; CLOCK_50 ; 20.000 ns ; 19.761 ns ; 5.326 ns ; ; 14.435 ns ; 179.69 MHz ( period = 5.565 ns ) ; digite[0] ; digite[1] ; CLOCK_50 ; CLOCK_50 ; 20.000 ns ; 19.761 ns ; 5.326 ns ; ; 14.446 ns ; 180.05 MHz ( period = 5.554 ns ) ; digitb[1] ; digitf[0] ; CLOCK_50 ; CLOCK_50 ; 20.000 ns ; 19.763 ns ; 5.317 ns ; ; 14.446 ns ; 180.05 MHz ( period = 5.554 ns ) ; digitb[1] ; digitf[3] ; CLOCK_50 ; CLOCK_50 ; 20.000 ns ; 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CLOCK_50 ; CLOCK_50 ; 20.000 ns ; 19.761 ns ; 5.258 ns ; ; 14.513 ns ; 182.25 MHz ( period = 5.487 ns ) ; digitf[2] ; digite[3] ; CLOCK_50 ; CLOCK_50 ; 20.000 ns ; 19.761 ns ; 5.248 ns ; ; 14.515 ns ; 182.32 MHz ( period = 5.485 ns ) ; digitf[2] ; digite[2] ; CLOCK_50 ; CLOCK_50 ; 20.000 ns ; 19.761 ns ; 5.246 ns ; ; 14.524 ns ; 182.62 MHz ( period = 5.476 ns ) ; digitb[2] ; digite[0] ; CLOCK_50 ; CLOCK_50 ; 20.000 ns ; 19.764 ns ; 5.240 ns ; ; 14.524 ns ; 182.62 MHz ( period = 5.476 ns ) ; digitb[2] ; digite[1] ; CLOCK_50 ; CLOCK_50 ; 20.000 ns ; 19.764 ns ; 5.240 ns ; ; 14.570 ns ; 184.16 MHz ( period = 5.430 ns ) ; digitb[1] ; digite[3] ; CLOCK_50 ; CLOCK_50 ; 20.000 ns ; 19.763 ns ; 5.193 ns ; ; 14.572 ns ; 184.23 MHz ( period = 5.428 ns ) ; digitb[1] ; digite[2] ; CLOCK_50 ; CLOCK_50 ; 20.000 ns ; 19.763 ns ; 5.191 ns ; ; 14.671 ns ; 187.65 MHz ( period = 5.329 ns ) ; digitf[3] ; digite[0] ; CLOCK_50 ; CLOCK_50 ; 20.000 ns ; 19.762 ns ; 5.091 ns ; ; 14.671 ns ; 187.65 MHz ( period = 5.329 ns ) ; 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CLOCK_50 ; 20.000 ns ; 19.761 ns ; 4.250 ns ; ; 15.513 ns ; 222.87 MHz ( period = 4.487 ns ) ; digite[3] ; digite[2] ; CLOCK_50 ; CLOCK_50 ; 20.000 ns ; 19.761 ns ; 4.248 ns ; ; 15.528 ns ; 223.61 MHz ( period = 4.472 ns ) ; digita[1] ; digitd[0] ; CLOCK_50 ; CLOCK_50 ; 20.000 ns ; 19.762 ns ; 4.234 ns ; ; 15.553 ns ; 224.87 MHz ( period = 4.447 ns ) ; digitf[0] ; digitf[0] ; CLOCK_50 ; CLOCK_50 ; 20.000 ns ; 19.761 ns ; 4.208 ns ; ; 15.553 ns ; 224.87 MHz ( period = 4.447 ns ) ; digitf[0] ; digitf[3] ; CLOCK_50 ; CLOCK_50 ; 20.000 ns ; 19.761 ns ; 4.208 ns ; ; 15.553 ns ; 224.87 MHz ( period = 4.447 ns ) ; digitf[0] ; digitf[2] ; CLOCK_50 ; CLOCK_50 ; 20.000 ns ; 19.761 ns ; 4.208 ns ; ; 15.553 ns ; 224.87 MHz ( period = 4.447 ns ) ; digitf[0] ; digitf[1] ; CLOCK_50 ; CLOCK_50 ; 20.000 ns ; 19.761 ns ; 4.208 ns ; ; 15.583 ns ; 226.40 MHz ( period = 4.417 ns ) ; digitb[0] ; digitd[0] ; CLOCK_50 ; CLOCK_50 ; 20.000 ns ; 19.764 ns ; 4.181 ns ; ; 15.594 ns ; 226.96 MHz ( period = 4.406 ns ) ; digitc[0] ; digitf[0] ; CLOCK_50 ; CLOCK_50 ; 20.000 ns ; 19.763 ns ; 4.169 ns ; ; 15.594 ns ; 226.96 MHz ( period = 4.406 ns ) ; digitc[0] ; digitf[3] ; CLOCK_50 ; CLOCK_50 ; 20.000 ns ; 19.763 ns ; 4.169 ns ; ; 15.594 ns ; 226.96 MHz ( period = 4.406 ns ) ; digitc[0] ; digitf[2] ; CLOCK_50 ; CLOCK_50 ; 20.000 ns ; 19.763 ns ; 4.169 ns ; ; 15.594 ns ; 226.96 MHz ( period = 4.406 ns ) ; digitc[0] ; digitf[1] ; CLOCK_50 ; CLOCK_50 ; 20.000 ns ; 19.763 ns ; 4.169 ns ; ; 15.615 ns ; 228.05 MHz ( period = 4.385 ns ) ; digita[2] ; digitd[0] ; CLOCK_50 ; CLOCK_50 ; 20.000 ns ; 19.763 ns ; 4.148 ns ; ; 15.618 ns ; 228.21 MHz ( period = 4.382 ns ) ; digitc[1] ; digite[3] ; CLOCK_50 ; CLOCK_50 ; 20.000 ns ; 19.763 ns ; 4.145 ns ; ; 15.620 ns ; 228.31 MHz ( period = 4.380 ns ) ; digitc[1] ; digite[2] ; CLOCK_50 ; CLOCK_50 ; 20.000 ns ; 19.763 ns ; 4.143 ns ; ; 15.633 ns ; 228.99 MHz ( period = 4.367 ns ) ; digite[2] ; digitf[0] ; CLOCK_50 ; CLOCK_50 ; 20.000 ns ; 19.761 ns ; 4.128 ns ; ; 15.633 ns ; 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19.760 ns ; 4.074 ns ; ; 15.687 ns ; 231.86 MHz ( period = 4.313 ns ) ; digite[1] ; digitf[3] ; CLOCK_50 ; CLOCK_50 ; 20.000 ns ; 19.760 ns ; 4.073 ns ; ; 15.707 ns ; 232.94 MHz ( period = 4.293 ns ) ; digitc[3] ; digitd[2] ; CLOCK_50 ; CLOCK_50 ; 20.000 ns ; 19.762 ns ; 4.055 ns ; ; 15.707 ns ; 232.94 MHz ( period = 4.293 ns ) ; digitc[3] ; digitd[1] ; CLOCK_50 ; CLOCK_50 ; 20.000 ns ; 19.762 ns ; 4.055 ns ; ; 15.710 ns ; 233.10 MHz ( period = 4.290 ns ) ; digite[3] ; digite[0] ; CLOCK_50 ; CLOCK_50 ; 20.000 ns ; 19.762 ns ; 4.052 ns ; ; 15.710 ns ; 233.10 MHz ( period = 4.290 ns ) ; digite[3] ; digite[1] ; CLOCK_50 ; CLOCK_50 ; 20.000 ns ; 19.762 ns ; 4.052 ns ; ; 15.715 ns ; 233.37 MHz ( period = 4.285 ns ) ; digite[2] ; digite[3] ; CLOCK_50 ; CLOCK_50 ; 20.000 ns ; 19.761 ns ; 4.046 ns ; ; 15.715 ns ; 233.37 MHz ( period = 4.285 ns ) ; digite[2] ; digite[2] ; CLOCK_50 ; CLOCK_50 ; 20.000 ns ; 19.761 ns ; 4.046 ns ; ; 15.718 ns ; 233.54 MHz ( period = 4.282 ns ) ; digitc[0] ; digite[3] ; CLOCK_50 ; CLOCK_50 ; 20.000 ns ; 19.763 ns ; 4.045 ns ; ; 15.720 ns ; 233.64 MHz ( period = 4.280 ns ) ; digitc[0] ; digite[2] ; CLOCK_50 ; CLOCK_50 ; 20.000 ns ; 19.763 ns ; 4.043 ns ; ; 15.722 ns ; 233.75 MHz ( period = 4.278 ns ) ; digita[3] ; digitd[0] ; CLOCK_50 ; CLOCK_50 ; 20.000 ns ; 19.762 ns ; 4.040 ns ; ; 15.741 ns ; 234.80 MHz ( period = 4.259 ns ) ; digitb[0] ; digitd[3] ; CLOCK_50 ; CLOCK_50 ; 20.000 ns ; 19.762 ns ; 4.021 ns ; ; 15.742 ns ; 234.85 MHz ( period = 4.258 ns ) ; digitc[2] ; digitd[2] ; CLOCK_50 ; CLOCK_50 ; 20.000 ns ; 19.761 ns ; 4.019 ns ; ; 15.742 ns ; 234.85 MHz ( period = 4.258 ns ) ; digitc[2] ; digitd[1] ; CLOCK_50 ; CLOCK_50 ; 20.000 ns ; 19.761 ns ; 4.019 ns ; ; Timing analysis restricted to 200 rows. ; To change the limit use Settings (Assignments menu) ; ; ; ; ; ; ; ; +-----------------------------------------+-----------------------------------------------------+------------------------------------------+--------------------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+ +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; 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Clock Hold: 'CLOCK_50' ; +-----------------------------------------+-----------------------------------------------------+-------------------------------------------+------------+----------+----------------------------+----------------------------+--------------------------+ ; Minimum Slack ; From ; To ; From Clock ; To Clock ; Required Hold Relationship ; Required Shortest P2P Time ; Actual Shortest P2P Time ; +-----------------------------------------+-----------------------------------------------------+-------------------------------------------+------------+----------+----------------------------+----------------------------+--------------------------+ ; 0.445 ns ; clock_module:sys_clocks|clk_1s_reg ; clock_module:sys_clocks|clk_1s_reg ; CLOCK_50 ; CLOCK_50 ; 0.000 ns ; 0.009 ns ; 0.454 ns ; ; 0.445 ns ; digitb[0] ; digitb[0] ; CLOCK_50 ; CLOCK_50 ; 0.000 ns ; 0.009 ns ; 0.454 ns ; ; 0.445 ns ; digitc[0] ; digitc[0] ; CLOCK_50 ; CLOCK_50 ; 0.000 ns ; 0.009 ns ; 0.454 ns ; ; 0.445 ns ; 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CLOCK_50 ; ; N/A ; None ; -0.178 ns ; SW[0] ; digitf[2] ; CLOCK_50 ; ; N/A ; None ; -0.185 ns ; SW[0] ; digitf[1] ; CLOCK_50 ; ; N/A ; None ; -0.187 ns ; SW[0] ; digitf[0] ; CLOCK_50 ; ; N/A ; None ; -0.213 ns ; SW[2] ; digitc[1] ; CLOCK_50 ; ; N/A ; None ; -0.213 ns ; SW[2] ; digitc[3] ; CLOCK_50 ; ; N/A ; None ; -0.213 ns ; SW[2] ; digitc[0] ; CLOCK_50 ; ; N/A ; None ; -0.221 ns ; SW[1] ; digite[1] ; CLOCK_50 ; ; N/A ; None ; -0.221 ns ; SW[1] ; digite[0] ; CLOCK_50 ; ; N/A ; None ; -0.268 ns ; SW[2] ; digitb[1] ; CLOCK_50 ; ; N/A ; None ; -0.268 ns ; SW[2] ; digitb[2] ; CLOCK_50 ; ; N/A ; None ; -0.268 ns ; SW[2] ; digitb[0] ; CLOCK_50 ; ; N/A ; None ; -0.295 ns ; SW[2] ; digite[2] ; CLOCK_50 ; ; N/A ; None ; -0.297 ns ; SW[2] ; digite[3] ; CLOCK_50 ; ; N/A ; None ; -0.305 ns ; SW[0] ; digite[1] ; CLOCK_50 ; ; N/A ; None ; -0.305 ns ; SW[0] ; digite[0] ; CLOCK_50 ; ; N/A ; None ; -0.327 ns ; SW[4] ; digitd[1] ; CLOCK_50 ; ; N/A ; None ; -0.327 ns ; SW[4] ; digitd[2] ; CLOCK_50 ; ; N/A ; None ; -0.361 ns ; SW[2] ; digitf[3] ; CLOCK_50 ; ; N/A ; None ; -0.380 ns ; SW[4] ; digitc[2] ; CLOCK_50 ; ; N/A ; None ; -0.391 ns ; SW[1] ; digitb[1] ; CLOCK_50 ; ; N/A ; None ; -0.391 ns ; SW[1] ; digitb[2] ; CLOCK_50 ; ; N/A ; None ; -0.391 ns ; SW[1] ; digitb[0] ; CLOCK_50 ; ; N/A ; None ; -0.393 ns ; SW[4] ; digita[2] ; CLOCK_50 ; ; N/A ; None ; -0.418 ns ; SW[1] ; digite[2] ; CLOCK_50 ; ; N/A ; None ; -0.420 ns ; SW[1] ; digite[3] ; CLOCK_50 ; ; N/A ; None ; -0.420 ns ; SW[0] ; digitc[1] ; CLOCK_50 ; ; N/A ; None ; -0.420 ns ; SW[0] ; digitc[3] ; CLOCK_50 ; ; N/A ; None ; -0.420 ns ; SW[0] ; digitc[0] ; CLOCK_50 ; ; N/A ; None ; -0.448 ns ; SW[3] ; digitd[1] ; CLOCK_50 ; ; N/A ; None ; -0.448 ns ; SW[3] ; digitd[2] ; CLOCK_50 ; ; N/A ; None ; -0.484 ns ; SW[1] ; digitf[3] ; CLOCK_50 ; ; N/A ; None ; -0.501 ns ; SW[3] ; digitc[2] ; CLOCK_50 ; ; N/A ; None ; -0.502 ns ; SW[0] ; digite[2] ; CLOCK_50 ; ; N/A ; None ; -0.504 ns ; SW[0] ; digite[3] ; CLOCK_50 ; ; N/A ; None ; -0.514 ns ; SW[3] ; digita[2] ; CLOCK_50 ; ; N/A ; None ; -0.536 ns ; SW[3] ; digitf[2] ; CLOCK_50 ; ; N/A ; None ; -0.543 ns ; SW[3] ; digitf[1] ; CLOCK_50 ; ; N/A ; None ; -0.545 ns ; SW[3] ; digitf[0] ; CLOCK_50 ; ; N/A ; None ; -0.568 ns ; SW[0] ; digitf[3] ; CLOCK_50 ; ; N/A ; None ; -0.657 ns ; SW[4] ; digitc[1] ; CLOCK_50 ; ; N/A ; None ; -0.657 ns ; SW[4] ; digitc[3] ; CLOCK_50 ; ; N/A ; None ; -0.657 ns ; SW[4] ; digitc[0] ; CLOCK_50 ; ; N/A ; None ; -0.712 ns ; SW[4] ; digitb[1] ; CLOCK_50 ; ; N/A ; None ; -0.712 ns ; SW[4] ; digitb[2] ; CLOCK_50 ; ; N/A ; None ; -0.712 ns ; SW[4] ; digitb[0] ; CLOCK_50 ; ; N/A ; None ; -0.778 ns ; SW[3] ; digitc[1] ; CLOCK_50 ; ; N/A ; None ; -0.778 ns ; SW[3] ; digitc[3] ; CLOCK_50 ; ; N/A ; None ; -0.778 ns ; SW[3] ; digitc[0] ; CLOCK_50 ; ; N/A ; None ; -0.833 ns ; SW[3] ; digitb[1] ; CLOCK_50 ; ; N/A ; None ; -0.833 ns ; SW[3] ; digitb[2] ; CLOCK_50 ; ; N/A ; None ; -0.833 ns ; SW[3] ; digitb[0] ; CLOCK_50 ; ; N/A ; None ; -0.926 ns ; SW[3] ; digitf[3] ; CLOCK_50 ; ; N/A ; None ; -6.414 ns ; KEY[0] ; ram_state.1001 ; CLOCK_50 ; ; N/A ; None ; -7.243 ns ; KEY[0] ; ram_state.1000 ; CLOCK_50 ; ; N/A ; None ; -7.473 ns ; KEY[0] ; ascii_ena ; CLOCK_50 ; ; N/A ; None ; -7.671 ns ; KEY[0] ; ram_adr[2] ; CLOCK_50 ; ; N/A ; None ; -7.886 ns ; KEY[0] ; ram_state_ena ; CLOCK_50 ; ; N/A ; None ; -8.367 ns ; KEY[0] ; ascii_reg[0] ; CLOCK_50 ; ; N/A ; None ; -8.629 ns ; KEY[0] ; ram_adr[7] ; CLOCK_50 ; ; N/A ; None ; -8.629 ns ; KEY[0] ; ram_adr[8] ; CLOCK_50 ; ; N/A ; None ; -8.629 ns ; KEY[0] ; ram_adr[9] ; CLOCK_50 ; ; N/A ; None ; -8.629 ns ; KEY[0] ; ram_adr[10] ; CLOCK_50 ; ; N/A ; None ; -8.629 ns ; KEY[0] ; ram_adr[11] ; CLOCK_50 ; ; N/A ; None ; -8.654 ns ; KEY[0] ; ram_adr[0] ; CLOCK_50 ; ; N/A ; None ; -8.673 ns ; KEY[0] ; ram_adr[1] ; CLOCK_50 ; ; N/A ; None ; -9.362 ns ; KEY[0] ; ram_adr[3] ; CLOCK_50 ; ; N/A ; None ; -9.362 ns ; KEY[0] ; ram_adr[4] ; CLOCK_50 ; ; N/A ; None ; -9.362 ns ; KEY[0] ; ram_adr[5] ; CLOCK_50 ; ; N/A ; None ; -9.362 ns ; KEY[0] ; ram_adr[6] ; CLOCK_50 ; ; N/A ; None ; -9.845 ns ; KEY[0] ; ascii_reg[1] ; CLOCK_50 ; +---------------+-------------+-----------+--------+----------------+----------+ +--------------------------+ ; Timing Analyzer Messages ; +--------------------------+ Info: ******************************************************************* Info: Running Quartus II 64-Bit Classic Timing Analyzer Info: Version 9.0 Build 132 02/25/2009 SJ Full Version Info: Processing started: Sat May 09 05:19:00 2009 Info: Command: quartus_tan --read_settings_files=off --write_settings_files=off DE1_vga_640 -c DE1_vga_640 --timing_analysis_only Info: Parallel compilation is enabled and will use 4 of the 4 processors detected Warning: Clock latency analysis for PLL offsets is supported for the current device family, but is not enabled Warning: Found 5 node(s) in clock paths which may be acting as ripple and/or gated clocks -- node(s) analyzed as buffer(s) resulting in clock skew Info: Detected ripple clock "clock_module:sys_clocks|clk_1s" as buffer Info: Detected ripple clock "clock_module:sys_clocks|clk_10ms" as buffer Info: Detected ripple clock "Reset_Delay:rst|pre_cnt[2]" as buffer Info: Detected ripple clock "clock_module:sys_clocks|clk_10us" as buffer Info: Detected ripple clock "clock_module:sys_clocks|clk_100ms" as buffer Info: Found timing assignments -- calculating delays Info: Slack time is -4.602 ns for clock "pll_lcd:vga_pll|altpll:altpll_component|_clk0" between source register "leddisp_reg[11]" and destination register "led_reg[11]" Info: + Largest register to register requirement is -3.456 ns Info: + Setup relationship between source and destination is 0.541 ns Info: + Latch edge is 0.541 ns Info: Clock period of Destination clock "pll_lcd:vga_pll|altpll:altpll_component|_clk0" is 37.037 ns with offset of -2.419 ns and duty cycle of 50 Info: Multicycle Setup factor for Destination register is 1 Info: - Launch edge is 0.000 ns Info: Clock period of Source clock "CLOCK_50" is 20.000 ns with offset of 0.000 ns and duty cycle of 50 Info: Multicycle Setup factor for Source register is 1 Info: + Largest clock skew is -3.758 ns Info: + Shortest clock path from clock "pll_lcd:vga_pll|altpll:altpll_component|_clk0" to destination register is 2.519 ns Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = PLL_1; Fanout = 1; CLK Node = 'pll_lcd:vga_pll|altpll:altpll_component|_clk0' Info: 2: + IC(0.929 ns) + CELL(0.000 ns) = 0.929 ns; Loc. = CLKCTRL_G3; Fanout = 427; COMB Node = 'pll_lcd:vga_pll|altpll:altpll_component|_clk0~clkctrl' Info: 3: + IC(0.988 ns) + CELL(0.602 ns) = 2.519 ns; Loc. = LCFF_X48_Y8_N9; Fanout = 1; REG Node = 'led_reg[11]' Info: Total cell delay = 0.602 ns ( 23.90 % ) Info: Total interconnect delay = 1.917 ns ( 76.10 % ) Info: - Longest clock path from clock "CLOCK_50" to source register is 6.277 ns Info: 1: + IC(0.000 ns) + CELL(1.026 ns) = 1.026 ns; Loc. = PIN_L1; Fanout = 6; CLK Node = 'CLOCK_50' Info: 2: + IC(2.139 ns) + CELL(0.879 ns) = 4.044 ns; Loc. = LCFF_X49_Y14_N7; Fanout = 1; REG Node = 'clock_module:sys_clocks|clk_100ms' Info: 3: + IC(0.654 ns) + CELL(0.000 ns) = 4.698 ns; Loc. = CLKCTRL_G6; Fanout = 19; COMB Node = 'clock_module:sys_clocks|clk_100ms~clkctrl' Info: 4: + IC(0.977 ns) + CELL(0.602 ns) = 6.277 ns; Loc. = LCFF_X49_Y8_N21; Fanout = 4; REG Node = 'leddisp_reg[11]' Info: Total cell delay = 2.507 ns ( 39.94 % ) Info: Total interconnect delay = 3.770 ns ( 60.06 % ) Info: - Micro clock to output delay of source is 0.277 ns Info: - Micro setup delay of destination is -0.038 ns Info: - Longest register to register delay is 1.146 ns Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LCFF_X49_Y8_N21; Fanout = 4; REG Node = 'leddisp_reg[11]' Info: 2: + IC(0.872 ns) + CELL(0.178 ns) = 1.050 ns; Loc. = LCCOMB_X48_Y8_N8; Fanout = 1; COMB Node = 'Selector41~0' Info: 3: + IC(0.000 ns) + CELL(0.096 ns) = 1.146 ns; Loc. = LCFF_X48_Y8_N9; Fanout = 1; REG Node = 'led_reg[11]' Info: Total cell delay = 0.274 ns ( 23.91 % ) Info: Total interconnect delay = 0.872 ns ( 76.09 % ) Warning: Can't achieve timing requirement Clock Setup: 'pll_lcd:vga_pll|altpll:altpll_component|_clk0' along 42 path(s). See Report window for details. Info: Slack time is 12.06 ns for clock "CLOCK_50" between source register "clock_module:sys_clocks|clk_10ms_reg" and destination register "clock_module:sys_clocks|clk_10ms" Info: Fmax is 125.94 MHz (period= 7.94 ns) Info: + Largest register to register requirement is 15.602 ns Info: + Setup relationship between source and destination is 20.000 ns Info: + Latch edge is 20.000 ns Info: Clock period of Destination clock "CLOCK_50" is 20.000 ns with offset of 0.000 ns and duty cycle of 50 Info: Multicycle Setup factor for Destination register is 1 Info: - Launch edge is 0.000 ns Info: Clock period of Source clock "CLOCK_50" is 20.000 ns with offset of 0.000 ns and duty cycle of 50 Info: Multicycle Setup factor for Source register is 1 Info: + Largest clock skew is -4.159 ns Info: + Shortest clock path from clock "CLOCK_50" to destination register is 2.295 ns Info: 1: + IC(0.000 ns) + CELL(1.026 ns) = 1.026 ns; Loc. = PIN_L1; Fanout = 6; CLK Node = 'CLOCK_50' Info: 2: + IC(0.667 ns) + CELL(0.602 ns) = 2.295 ns; Loc. = LCFF_X3_Y13_N19; Fanout = 2; REG Node = 'clock_module:sys_clocks|clk_10ms' Info: Total cell delay = 1.628 ns ( 70.94 % ) Info: Total interconnect delay = 0.667 ns ( 29.06 % ) Info: - Longest clock path from clock "CLOCK_50" to source register is 6.454 ns Info: 1: + IC(0.000 ns) + CELL(1.026 ns) = 1.026 ns; Loc. = PIN_L1; Fanout = 6; CLK Node = 'CLOCK_50' Info: 2: + IC(1.934 ns) + CELL(0.879 ns) = 3.839 ns; Loc. = LCFF_X25_Y2_N1; Fanout = 1; REG Node = 'clock_module:sys_clocks|clk_10us' Info: 3: + IC(1.032 ns) + CELL(0.000 ns) = 4.871 ns; Loc. = CLKCTRL_G15; Fanout = 23; COMB Node = 'clock_module:sys_clocks|clk_10us~clkctrl' Info: 4: + IC(0.981 ns) + CELL(0.602 ns) = 6.454 ns; Loc. = LCFF_X36_Y12_N25; Fanout = 2; REG Node = 'clock_module:sys_clocks|clk_10ms_reg' Info: Total cell delay = 2.507 ns ( 38.84 % ) Info: Total interconnect delay = 3.947 ns ( 61.16 % ) Info: - Micro clock to output delay of source is 0.277 ns Info: - Micro setup delay of destination is -0.038 ns Info: - Longest register to register delay is 3.542 ns Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LCFF_X36_Y12_N25; Fanout = 2; REG Node = 'clock_module:sys_clocks|clk_10ms_reg' Info: 2: + IC(3.129 ns) + CELL(0.413 ns) = 3.542 ns; Loc. = LCFF_X3_Y13_N19; Fanout = 2; REG Node = 'clock_module:sys_clocks|clk_10ms' Info: Total cell delay = 0.413 ns ( 11.66 % ) Info: Total interconnect delay = 3.129 ns ( 88.34 % ) Info: Minimum slack time is 445 ps for clock "pll_lcd:vga_pll|altpll:altpll_component|_clk0" between source register "display_driver:vga640x480|h_dot_reg[0]" and destination register "display_driver:vga640x480|h_dot_reg[0]" Info: + Shortest register to register delay is 0.454 ns Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LCFF_X40_Y18_N1; Fanout = 2; REG Node = 'display_driver:vga640x480|h_dot_reg[0]' Info: 2: + IC(0.000 ns) + CELL(0.358 ns) = 0.358 ns; Loc. = LCCOMB_X40_Y18_N0; Fanout = 1; COMB Node = 'display_driver:vga640x480|h_dot_reg[0]~27' Info: 3: + IC(0.000 ns) + CELL(0.096 ns) = 0.454 ns; Loc. = LCFF_X40_Y18_N1; Fanout = 2; REG Node = 'display_driver:vga640x480|h_dot_reg[0]' Info: Total cell delay = 0.454 ns ( 100.00 % ) Info: - Smallest register to register requirement is 0.009 ns Info: + Hold relationship between source and destination is 0.000 ns Info: + Latch edge is -2.419 ns Info: Clock period of Destination clock "pll_lcd:vga_pll|altpll:altpll_component|_clk0" is 37.037 ns with offset of -2.419 ns and duty cycle of 50 Info: Multicycle Setup factor for Destination register is 1 Info: Multicycle Hold factor for Destination register is 1 Info: - Launch edge is -2.419 ns Info: Clock period of Source clock "pll_lcd:vga_pll|altpll:altpll_component|_clk0" is 37.037 ns with offset of -2.419 ns and duty cycle of 50 Info: Multicycle Setup factor for Source register is 1 Info: Multicycle Hold factor for Source register is 1 Info: + Smallest clock skew is 0.000 ns Info: + Longest clock path from clock "pll_lcd:vga_pll|altpll:altpll_component|_clk0" to destination register is 2.515 ns Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = PLL_1; Fanout = 1; CLK Node = 'pll_lcd:vga_pll|altpll:altpll_component|_clk0' Info: 2: + IC(0.929 ns) + CELL(0.000 ns) = 0.929 ns; Loc. = CLKCTRL_G3; Fanout = 427; COMB Node = 'pll_lcd:vga_pll|altpll:altpll_component|_clk0~clkctrl' Info: 3: + IC(0.984 ns) + CELL(0.602 ns) = 2.515 ns; Loc. = LCFF_X40_Y18_N1; Fanout = 2; REG Node = 'display_driver:vga640x480|h_dot_reg[0]' Info: Total cell delay = 0.602 ns ( 23.94 % ) Info: Total interconnect delay = 1.913 ns ( 76.06 % ) Info: - Shortest clock path from clock "pll_lcd:vga_pll|altpll:altpll_component|_clk0" to source register is 2.515 ns Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = PLL_1; Fanout = 1; CLK Node = 'pll_lcd:vga_pll|altpll:altpll_component|_clk0' Info: 2: + IC(0.929 ns) + CELL(0.000 ns) = 0.929 ns; Loc. = CLKCTRL_G3; Fanout = 427; COMB Node = 'pll_lcd:vga_pll|altpll:altpll_component|_clk0~clkctrl' Info: 3: + IC(0.984 ns) + CELL(0.602 ns) = 2.515 ns; Loc. = LCFF_X40_Y18_N1; Fanout = 2; REG Node = 'display_driver:vga640x480|h_dot_reg[0]' Info: Total cell delay = 0.602 ns ( 23.94 % ) Info: Total interconnect delay = 1.913 ns ( 76.06 % ) Info: - Micro clock to output delay of source is 0.277 ns Info: + Micro hold delay of destination is 0.286 ns Info: Minimum slack time is 445 ps for clock "CLOCK_50" between source register "clock_module:sys_clocks|clk_1s_reg" and destination register "clock_module:sys_clocks|clk_1s_reg" Info: + Shortest register to register delay is 0.454 ns Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LCFF_X1_Y13_N27; Fanout = 3; REG Node = 'clock_module:sys_clocks|clk_1s_reg' Info: 2: + IC(0.000 ns) + CELL(0.358 ns) = 0.358 ns; Loc. = LCCOMB_X1_Y13_N26; Fanout = 1; COMB Node = 'clock_module:sys_clocks|clk_1s_reg~4' Info: 3: + IC(0.000 ns) + CELL(0.096 ns) = 0.454 ns; Loc. = LCFF_X1_Y13_N27; Fanout = 3; REG Node = 'clock_module:sys_clocks|clk_1s_reg' Info: Total cell delay = 0.454 ns ( 100.00 % ) Info: - Smallest register to register requirement is 0.009 ns Info: + Hold relationship between source and destination is 0.000 ns Info: + Latch edge is 0.000 ns Info: Clock period of Destination clock "CLOCK_50" is 20.000 ns with offset of 0.000 ns and duty cycle of 50 Info: Multicycle Setup factor for Destination register is 1 Info: Multicycle Hold factor for Destination register is 1 Info: - Launch edge is 0.000 ns Info: Clock period of Source clock "CLOCK_50" is 20.000 ns with offset of 0.000 ns and duty cycle of 50 Info: Multicycle Setup factor for Source register is 1 Info: Multicycle Hold factor for Source register is 1 Info: + Smallest clock skew is 0.000 ns Info: + Longest clock path from clock "CLOCK_50" to destination register is 5.130 ns Info: 1: + IC(0.000 ns) + CELL(1.026 ns) = 1.026 ns; Loc. = PIN_L1; Fanout = 6; CLK Node = 'CLOCK_50' Info: 2: + IC(0.667 ns) + CELL(0.879 ns) = 2.572 ns; Loc. = LCFF_X3_Y13_N19; Fanout = 2; REG Node = 'clock_module:sys_clocks|clk_10ms' Info: 3: + IC(0.960 ns) + CELL(0.000 ns) = 3.532 ns; Loc. = CLKCTRL_G0; Fanout = 8; COMB Node = 'clock_module:sys_clocks|clk_10ms~clkctrl' Info: 4: + IC(0.996 ns) + CELL(0.602 ns) = 5.130 ns; Loc. = LCFF_X1_Y13_N27; Fanout = 3; REG Node = 'clock_module:sys_clocks|clk_1s_reg' Info: Total cell delay = 2.507 ns ( 48.87 % ) Info: Total interconnect delay = 2.623 ns ( 51.13 % ) Info: - Shortest clock path from clock "CLOCK_50" to source register is 5.130 ns Info: 1: + IC(0.000 ns) + CELL(1.026 ns) = 1.026 ns; Loc. = PIN_L1; Fanout = 6; CLK Node = 'CLOCK_50' Info: 2: + IC(0.667 ns) + CELL(0.879 ns) = 2.572 ns; Loc. = LCFF_X3_Y13_N19; Fanout = 2; REG Node = 'clock_module:sys_clocks|clk_10ms' Info: 3: + IC(0.960 ns) + CELL(0.000 ns) = 3.532 ns; Loc. = CLKCTRL_G0; Fanout = 8; COMB Node = 'clock_module:sys_clocks|clk_10ms~clkctrl' Info: 4: + IC(0.996 ns) + CELL(0.602 ns) = 5.130 ns; Loc. = LCFF_X1_Y13_N27; Fanout = 3; REG Node = 'clock_module:sys_clocks|clk_1s_reg' Info: Total cell delay = 2.507 ns ( 48.87 % ) Info: Total interconnect delay = 2.623 ns ( 51.13 % ) Info: - Micro clock to output delay of source is 0.277 ns Info: + Micro hold delay of destination is 0.286 ns Info: tsu for register "ascii_reg[1]" (data pin = "KEY[0]", clock pin = "CLOCK_50") is 10.093 ns Info: + Longest pin to register delay is 10.230 ns Info: 1: + IC(0.000 ns) + CELL(0.864 ns) = 0.864 ns; Loc. = PIN_R22; Fanout = 10; PIN Node = 'KEY[0]' Info: 2: + IC(5.621 ns) + CELL(0.322 ns) = 6.807 ns; Loc. = LCCOMB_X43_Y11_N18; Fanout = 2; COMB Node = 'Selector12~2' Info: 3: + IC(0.305 ns) + CELL(0.521 ns) = 7.633 ns; Loc. = LCCOMB_X43_Y11_N10; Fanout = 1; COMB Node = 'Selector36~2' Info: 4: + IC(1.151 ns) + CELL(0.491 ns) = 9.275 ns; Loc. = LCCOMB_X47_Y8_N24; Fanout = 1; COMB Node = 'Selector36~3' Info: 5: + IC(0.314 ns) + CELL(0.545 ns) = 10.134 ns; Loc. = LCCOMB_X47_Y8_N8; Fanout = 1; COMB Node = 'Selector36~4' Info: 6: + IC(0.000 ns) + CELL(0.096 ns) = 10.230 ns; Loc. = LCFF_X47_Y8_N9; Fanout = 4; REG Node = 'ascii_reg[1]' Info: Total cell delay = 2.839 ns ( 27.75 % ) Info: Total interconnect delay = 7.391 ns ( 72.25 % ) Info: + Micro setup delay of destination is -0.038 ns Info: - Offset between input clock "CLOCK_50" and output clock "pll_lcd:vga_pll|altpll:altpll_component|_clk0" is -2.419 ns Info: - Shortest clock path from clock "pll_lcd:vga_pll|altpll:altpll_component|_clk0" to destination register is 2.518 ns Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = PLL_1; Fanout = 1; CLK Node = 'pll_lcd:vga_pll|altpll:altpll_component|_clk0' Info: 2: + IC(0.929 ns) + CELL(0.000 ns) = 0.929 ns; Loc. = CLKCTRL_G3; Fanout = 427; COMB Node = 'pll_lcd:vga_pll|altpll:altpll_component|_clk0~clkctrl' Info: 3: + IC(0.987 ns) + CELL(0.602 ns) = 2.518 ns; Loc. = LCFF_X47_Y8_N9; Fanout = 4; REG Node = 'ascii_reg[1]' Info: Total cell delay = 0.602 ns ( 23.91 % ) Info: Total interconnect delay = 1.916 ns ( 76.09 % ) Info: tco from clock "CLOCK_50" to destination pin "LEDR[6]" through register "leddisp_reg[14]" is 10.902 ns Info: + Longest clock path from clock "CLOCK_50" to source register is 6.277 ns Info: 1: + IC(0.000 ns) + CELL(1.026 ns) = 1.026 ns; Loc. = PIN_L1; Fanout = 6; CLK Node = 'CLOCK_50' Info: 2: + IC(2.139 ns) + CELL(0.879 ns) = 4.044 ns; Loc. = LCFF_X49_Y14_N7; Fanout = 1; REG Node = 'clock_module:sys_clocks|clk_100ms' Info: 3: + IC(0.654 ns) + CELL(0.000 ns) = 4.698 ns; Loc. = CLKCTRL_G6; Fanout = 19; COMB Node = 'clock_module:sys_clocks|clk_100ms~clkctrl' Info: 4: + IC(0.977 ns) + CELL(0.602 ns) = 6.277 ns; Loc. = LCFF_X49_Y8_N27; Fanout = 4; REG Node = 'leddisp_reg[14]' Info: Total cell delay = 2.507 ns ( 39.94 % ) Info: Total interconnect delay = 3.770 ns ( 60.06 % ) Info: + Micro clock to output delay of source is 0.277 ns Info: + Longest register to pin delay is 4.348 ns Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LCFF_X49_Y8_N27; Fanout = 4; REG Node = 'leddisp_reg[14]' Info: 2: + IC(1.508 ns) + CELL(2.840 ns) = 4.348 ns; Loc. = PIN_Y18; Fanout = 0; PIN Node = 'LEDR[6]' Info: Total cell delay = 2.840 ns ( 65.32 % ) Info: Total interconnect delay = 1.508 ns ( 34.68 % ) Info: th for register "digitb[3]" (data pin = "SW[0]", clock pin = "CLOCK_50") is 1.915 ns Info: + Longest clock path from clock "CLOCK_50" to destination register is 4.616 ns Info: 1: + IC(0.000 ns) + CELL(1.026 ns) = 1.026 ns; Loc. = PIN_L1; Fanout = 6; CLK Node = 'CLOCK_50' Info: 2: + IC(0.404 ns) + CELL(0.879 ns) = 2.309 ns; Loc. = LCFF_X1_Y13_N9; Fanout = 1; REG Node = 'clock_module:sys_clocks|clk_1s' Info: 3: + IC(0.704 ns) + CELL(0.000 ns) = 3.013 ns; Loc. = CLKCTRL_G1; Fanout = 24; COMB Node = 'clock_module:sys_clocks|clk_1s~clkctrl' Info: 4: + IC(1.001 ns) + CELL(0.602 ns) = 4.616 ns; Loc. = LCFF_X43_Y12_N23; Fanout = 5; REG Node = 'digitb[3]' Info: Total cell delay = 2.507 ns ( 54.31 % ) Info: Total interconnect delay = 2.109 ns ( 45.69 % ) Info: + Micro hold delay of destination is 0.286 ns Info: - Shortest pin to register delay is 2.987 ns Info: 1: + IC(0.000 ns) + CELL(1.026 ns) = 1.026 ns; Loc. = PIN_L22; Fanout = 2; PIN Node = 'SW[0]' Info: 2: + IC(1.199 ns) + CELL(0.178 ns) = 2.403 ns; Loc. = LCCOMB_X43_Y12_N26; Fanout = 4; COMB Node = 'digitb[3]~16' Info: 3: + IC(0.310 ns) + CELL(0.178 ns) = 2.891 ns; Loc. = LCCOMB_X43_Y12_N22; Fanout = 1; COMB Node = 'digitb[3]~19' Info: 4: + IC(0.000 ns) + CELL(0.096 ns) = 2.987 ns; Loc. = LCFF_X43_Y12_N23; Fanout = 5; REG Node = 'digitb[3]' Info: Total cell delay = 1.478 ns ( 49.48 % ) Info: Total interconnect delay = 1.509 ns ( 50.52 % ) Critical Warning: Timing requirements for slow timing model timing analysis were not met. See Report window for details. Info: Quartus II 64-Bit Classic Timing Analyzer was successful. 0 errors, 4 warnings Info: Peak virtual memory: 209 megabytes Info: Processing ended: Sat May 09 05:19:01 2009 Info: Elapsed time: 00:00:01 Info: Total CPU time (on all processors): 00:00:01