Fitter report for DE1_NIOS Thu Aug 30 15:48:32 2007 Quartus II Version 7.1 Build 178 06/25/2007 Service Pack 1 SJ Full Version --------------------- ; Table of Contents ; --------------------- 1. Legal Notice 2. Fitter Summary 3. Fitter Settings 4. Fitter Netlist Optimizations 5. Pin-Out File 6. Fitter Resource Usage Summary 7. Input Pins 8. Output Pins 9. Bidir Pins 10. I/O Bank Usage 11. All Package Pins 12. PLL Summary 13. PLL Usage 14. Output Pin Default Load For Reported TCO 15. Fitter Resource Utilization by Entity 16. Delay Chain Summary 17. Pad To Core Delay Chain Fanout 18. Control Signals 19. Global & Other Fast Signals 20. Non-Global High Fan-Out Signals 21. Fitter RAM Summary 22. Fitter DSP Block Usage Summary 23. DSP Block Details 24. Interconnect Usage Summary 25. LAB Logic Elements 26. LAB-wide Signals 27. LAB Signals Sourced 28. LAB Signals Sourced Out 29. LAB Distinct Inputs 30. Fitter Device Options 31. Advanced Data - General 32. Advanced Data - Placement Preparation 33. Advanced Data - Placement 34. Advanced Data - Routing 35. Fitter INI Usage 36. Fitter Messages 37. Fitter Suppressed Messages ---------------- ; Legal Notice ; ---------------- Copyright (C) 1991-2007 Altera Corporation Your use of Altera Corporation's design tools, logic functions and other software and tools, and its AMPP partner logic functions, and any output files from any of the foregoing (including device programming or simulation files), and any associated documentation or information are expressly subject to the terms and conditions of the Altera Program License Subscription Agreement, Altera MegaCore Function License Agreement, or other applicable license agreement, including, without limitation, that your use is for the sole purpose of programming logic devices manufactured by Altera and sold by Altera or its authorized distributors. Please refer to the applicable agreement for further details. +------------------------------------------------------------------------------------+ ; Fitter Summary ; +------------------------------------+-----------------------------------------------+ ; Fitter Status ; Successful - Thu Aug 30 15:48:31 2007 ; ; Quartus II Version ; 7.1 Build 178 06/25/2007 SP 1 SJ Full Version ; ; Revision Name ; DE1_NIOS ; ; Top-level Entity Name ; DE1_NIOS ; ; Family ; Cyclone II ; ; Device ; EP2C20F484C7 ; ; Timing Models ; Final ; ; Total logic elements ; 3,983 / 18,752 ( 21 % ) ; ; Total combinational functions ; 3,543 / 18,752 ( 19 % ) ; ; Dedicated logic registers ; 2,369 / 18,752 ( 13 % ) ; ; Total registers ; 2486 ; ; Total pins ; 287 / 315 ( 91 % ) ; ; Total virtual pins ; 0 ; ; Total memory bits ; 75,264 / 239,616 ( 31 % ) ; ; Embedded Multiplier 9-bit elements ; 4 / 52 ( 8 % ) ; ; Total PLLs ; 1 / 4 ( 25 % ) ; +------------------------------------+-----------------------------------------------+ +-----------------------------------------------------------------------------------------------------------------------------------------+ ; Fitter Settings ; +-----------------------------------------------------------------------+--------------------------------+--------------------------------+ ; Option ; Setting ; Default Value ; +-----------------------------------------------------------------------+--------------------------------+--------------------------------+ ; Device ; EP2C20F484C7 ; ; ; Fit Attempts to Skip ; 0 ; 0.0 ; ; Use TimeQuest Timing Analyzer ; Off ; ; ; Always Enable Input Buffers ; Off ; Off ; ; Router Timing Optimization Level ; Normal ; Normal ; ; Placement Effort Multiplier ; 1.0 ; 1.0 ; ; Router Effort Multiplier ; 1.0 ; 1.0 ; ; Optimize Hold Timing ; IO Paths and Minimum TPD Paths ; IO Paths and Minimum TPD Paths ; ; Optimize Fast-Corner Timing ; Off ; Off ; ; PowerPlay Power Optimization ; Normal compilation ; Normal compilation ; ; Optimize Timing ; Normal compilation ; Normal compilation ; ; Optimize IOC Register Placement for Timing ; On ; On ; ; Limit to One Fitting Attempt ; Off ; Off ; ; Final Placement Optimizations ; Automatically ; Automatically ; ; Fitter Aggressive Routability Optimizations ; Automatically ; Automatically ; ; Fitter Initial Placement Seed ; 1 ; 1 ; ; PCI I/O ; Off ; Off ; ; Weak Pull-Up Resistor ; Off ; Off ; ; Enable Bus-Hold Circuitry ; Off ; Off ; ; Auto Global Memory Control Signals ; Off ; Off ; ; Auto Packed Registers -- Stratix II/II GX/III Cyclone II/III Arria GX ; Auto ; Auto ; ; Auto Delay Chains ; On ; On ; ; Auto Merge PLLs ; On ; On ; ; Ignore PLL Mode When Merging PLLs ; Off ; Off ; ; Perform Physical Synthesis for Combinational Logic for Fitting ; Off ; Off ; ; Perform Physical Synthesis for Combinational Logic for Performance ; Off ; Off ; ; Perform Register Duplication for Performance ; Off ; Off ; ; Perform Logic to Memory Mapping for Fitting ; Off ; Off ; ; Perform Register Retiming for Performance ; Off ; Off ; ; Perform Asynchronous Signal Pipelining ; Off ; Off ; ; Fitter Effort ; Auto Fit ; Auto Fit ; ; Physical Synthesis Effort Level ; Normal ; Normal ; ; Auto Global Clock ; On ; On ; ; Auto Global Register Control Signals ; On ; On ; ; Stop After Congestion Map Generation ; Off ; Off ; ; Save Intermediate Fitting Results ; Off ; Off ; ; Use smart compilation ; Off ; Off ; +-----------------------------------------------------------------------+--------------------------------+--------------------------------+ +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Fitter Netlist Optimizations ; +-----------------------------------------------------------------------------------------------------------------------------------+-----------------+------------------+----------------------------------------+-----------+-------------------------------------------------------------------------------------------------------------------------------------------------------------------+------------------+ ; Node ; Action ; Operation ; Reason ; Node Port ; Destination Node ; Destination Port ; +-----------------------------------------------------------------------------------------------------------------------------------+-----------------+------------------+----------------------------------------+-----------+-------------------------------------------------------------------------------------------------------------------------------------------------------------------+------------------+ ; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[0] ; Packed Register ; Register Packing ; Timing optimization ; REGOUT ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_1|mult_add_4cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAA ; ; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[0] ; Duplicated ; Register Packing ; Timing optimization ; REGOUT ; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[0]~_Duplicate_1 ; REGOUT ; ; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[1] ; 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DATAIN ; ; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_address[12] ; Packed Register ; Register Packing ; Fast Output Register assignment ; REGOUT ; FL_ADDR[12] ; DATAIN ; ; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_address[13] ; Packed Register ; Register Packing ; Fast Output Register assignment ; REGOUT ; FL_ADDR[13] ; DATAIN ; ; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_address[14] ; Packed Register ; Register Packing ; Fast Output Register assignment ; REGOUT ; FL_ADDR[14] ; DATAIN ; ; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_address[15] ; Packed Register ; Register Packing ; Fast Output Register assignment ; REGOUT ; FL_ADDR[15] ; DATAIN ; ; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_address[16] ; Packed Register ; Register Packing ; Fast Output Register assignment ; REGOUT ; FL_ADDR[16] ; DATAIN ; ; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_address[17] ; Packed Register ; Register Packing ; Fast Output Register assignment ; REGOUT ; FL_ADDR[17] ; DATAIN ; ; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_address[18] ; Packed Register ; Register Packing ; Fast Output Register assignment ; REGOUT ; FL_ADDR[18] ; DATAIN ; ; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_address[19] ; Packed Register ; Register Packing ; Fast Output Register assignment ; REGOUT ; FL_ADDR[19] ; DATAIN ; ; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_address[20] ; Packed Register ; Register Packing ; Fast Output Register assignment ; REGOUT ; FL_ADDR[20] ; DATAIN ; ; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_address[21] ; Packed Register ; Register Packing ; Fast Output Register assignment ; REGOUT ; FL_ADDR[21] ; DATAIN ; ; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_readn ; Packed Register ; Register Packing ; Fast Output Register assignment ; REGOUT ; FL_OE_N ; DATAIN ; ; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|write_n_to_the_cfi_flash_0 ; Packed Register ; Register Packing ; Fast Output Register assignment ; REGOUT ; FL_WE_N ; DATAIN ; +-----------------------------------------------------------------------------------------------------------------------------------+-----------------+------------------+----------------------------------------+-----------+-------------------------------------------------------------------------------------------------------------------------------------------------------------------+------------------+ +--------------+ ; Pin-Out File ; +--------------+ The pin-out file can be found in //file2/R1/DE1/cd/source/DE1_CD_v0.7/DE1_demonstrations/DE1_NIOS/DE1_NIOS.pin. +----------------------------------------------------------------------------------------------------+ ; Fitter Resource Usage Summary ; +---------------------------------------------+------------------------------------------------------+ ; Resource ; Usage ; +---------------------------------------------+------------------------------------------------------+ ; Total logic elements ; 3,983 / 18,752 ( 21 % ) ; ; -- Combinational with no register ; 1614 ; ; -- Register only ; 440 ; ; -- Combinational with a register ; 1929 ; ; ; ; ; Logic element usage by number of LUT inputs ; ; ; -- 4 input functions ; 1899 ; ; -- 3 input functions ; 1132 ; ; -- <=2 input functions ; 512 ; ; -- Register only ; 440 ; ; ; ; ; Logic elements by mode ; ; ; -- normal mode ; 3265 ; ; -- arithmetic mode ; 278 ; ; ; ; ; Total registers* ; 2,486 / 19,649 ( 13 % ) ; ; -- Dedicated logic registers ; 2,369 / 18,752 ( 13 % ) ; ; -- I/O registers ; 117 / 897 ( 13 % ) ; ; ; ; ; Total LABs: partially or completely used ; 326 / 1,172 ( 28 % ) ; ; User inserted logic elements ; 0 ; ; Virtual pins ; 0 ; ; I/O pins ; 287 / 315 ( 91 % ) ; ; -- Clock pins ; 8 / 8 ( 100 % ) ; ; Global signals ; 8 ; ; M4Ks ; 23 / 52 ( 44 % ) ; ; Total memory bits ; 75,264 / 239,616 ( 31 % ) ; ; Total RAM block bits ; 105,984 / 239,616 ( 44 % ) ; ; Embedded Multiplier 9-bit elements ; 4 / 52 ( 8 % ) ; ; PLLs ; 1 / 4 ( 25 % ) ; ; Global clocks ; 8 / 16 ( 50 % ) ; ; Average interconnect usage ; 9% ; ; Peak interconnect usage ; 32% ; ; Maximum fan-out node ; SDRAM_PLL:PLL1|altpll:altpll_component|_clk1~clkctrl ; ; Maximum fan-out ; 2249 ; ; Highest non-global fan-out signal ; system_0:u0|cpu_0:the_cpu_0|A_stall ; ; Highest non-global fan-out ; 706 ; ; Total fan-out ; 22553 ; ; Average fan-out ; 3.43 ; +---------------------------------------------+------------------------------------------------------+ * Register count does not include registers inside RAM blocks or DSP blocks. +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Input Pins ; +-------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+ ; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination ; Location assigned by ; +-------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+ ; AUD_ADCDAT ; B6 ; 3 ; 3 ; 27 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; CLOCK_24[0] ; B12 ; 4 ; 24 ; 27 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; CLOCK_24[1] ; A12 ; 4 ; 24 ; 27 ; 1 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; CLOCK_27[0] ; D12 ; 3 ; 24 ; 27 ; 2 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; CLOCK_27[1] ; E12 ; 3 ; 24 ; 27 ; 3 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; CLOCK_50 ; L1 ; 2 ; 0 ; 13 ; 0 ; 2 ; 0 ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; EXT_CLOCK ; M21 ; 6 ; 50 ; 14 ; 3 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; KEY[0] ; R22 ; 6 ; 50 ; 10 ; 1 ; 2 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; KEY[1] ; R21 ; 6 ; 50 ; 10 ; 2 ; 2 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; KEY[2] ; T22 ; 6 ; 50 ; 9 ; 0 ; 2 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; KEY[3] ; T21 ; 6 ; 50 ; 9 ; 1 ; 2 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; PS2_CLK ; H15 ; 4 ; 44 ; 27 ; 1 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; PS2_DAT ; J14 ; 4 ; 42 ; 27 ; 3 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; SW[0] ; L22 ; 5 ; 50 ; 14 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; SW[1] ; L21 ; 5 ; 50 ; 14 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; SW[2] ; M22 ; 6 ; 50 ; 14 ; 2 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; SW[3] ; V12 ; 7 ; 26 ; 0 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; SW[4] ; W12 ; 7 ; 26 ; 0 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; SW[5] ; U12 ; 8 ; 26 ; 0 ; 2 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; SW[6] ; U11 ; 8 ; 26 ; 0 ; 3 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; SW[7] ; M2 ; 1 ; 0 ; 13 ; 3 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; SW[8] ; M1 ; 1 ; 0 ; 13 ; 2 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; SW[9] ; L2 ; 2 ; 0 ; 13 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; TCK ; C7 ; 3 ; 7 ; 27 ; 2 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; TCS ; D8 ; 3 ; 9 ; 27 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; TDI ; E8 ; 3 ; 11 ; 27 ; 3 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; UART_RXD ; F14 ; 4 ; 35 ; 27 ; 2 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; +-------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+ +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Output Pins ; +---------------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+------+ ; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Output Register ; Output Enable Register ; Power Up High ; PCI I/O Enabled ; Open Drain ; TRI Primitive ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Termination ; Location assigned by ; Load ; +---------------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+------+ ; AUD_DACDAT ; B5 ; 3 ; 3 ; 27 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; AUD_XCK ; B4 ; 3 ; 1 ; 27 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; DRAM_ADDR[0] ; W4 ; 1 ; 0 ; 3 ; 1 ; yes ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; DRAM_ADDR[10] ; W3 ; 1 ; 0 ; 3 ; 0 ; yes ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; DRAM_ADDR[11] ; N6 ; 1 ; 0 ; 11 ; 2 ; yes ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; DRAM_ADDR[1] ; W5 ; 1 ; 0 ; 2 ; 0 ; yes ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; DRAM_ADDR[2] ; Y3 ; 1 ; 0 ; 3 ; 2 ; yes ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; DRAM_ADDR[3] ; Y4 ; 1 ; 0 ; 3 ; 3 ; yes ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; DRAM_ADDR[4] ; R6 ; 1 ; 0 ; 7 ; 3 ; yes ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; DRAM_ADDR[5] ; R5 ; 1 ; 0 ; 7 ; 2 ; yes ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; DRAM_ADDR[6] ; P6 ; 1 ; 0 ; 9 ; 3 ; yes ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; DRAM_ADDR[7] ; P5 ; 1 ; 0 ; 9 ; 2 ; yes ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; DRAM_ADDR[8] ; P3 ; 1 ; 0 ; 10 ; 0 ; yes ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; DRAM_ADDR[9] ; N4 ; 1 ; 0 ; 10 ; 2 ; yes ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; DRAM_BA_0 ; U3 ; 1 ; 0 ; 5 ; 2 ; yes ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; DRAM_BA_1 ; V4 ; 1 ; 0 ; 2 ; 2 ; yes ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; DRAM_CAS_N ; T3 ; 1 ; 0 ; 5 ; 1 ; yes ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; DRAM_CKE ; N3 ; 1 ; 0 ; 10 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; DRAM_CLK ; U4 ; 1 ; 0 ; 2 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; DRAM_CS_N ; T6 ; 1 ; 0 ; 5 ; 0 ; yes ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; DRAM_LDQM ; R7 ; 1 ; 0 ; 9 ; 1 ; yes ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; DRAM_RAS_N ; T5 ; 1 ; 0 ; 6 ; 2 ; yes ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; DRAM_UDQM ; M5 ; 1 ; 0 ; 12 ; 0 ; yes ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; DRAM_WE_N ; R8 ; 1 ; 0 ; 9 ; 0 ; yes ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; FL_ADDR[0] ; AB20 ; 7 ; 48 ; 0 ; 1 ; yes ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; FL_ADDR[10] ; R12 ; 7 ; 33 ; 0 ; 3 ; yes ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; FL_ADDR[11] ; T12 ; 7 ; 31 ; 0 ; 2 ; yes ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; FL_ADDR[12] ; AB14 ; 7 ; 33 ; 0 ; 2 ; yes ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; FL_ADDR[13] ; AA13 ; 7 ; 29 ; 0 ; 0 ; yes ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; FL_ADDR[14] ; AB13 ; 7 ; 29 ; 0 ; 1 ; yes ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; FL_ADDR[15] ; AA12 ; 7 ; 29 ; 0 ; 2 ; yes ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; FL_ADDR[16] ; AB12 ; 7 ; 29 ; 0 ; 3 ; yes ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; FL_ADDR[17] ; AA20 ; 7 ; 48 ; 0 ; 0 ; yes ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; FL_ADDR[18] ; U14 ; 7 ; 39 ; 0 ; 3 ; yes ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; FL_ADDR[19] ; V14 ; 7 ; 37 ; 0 ; 3 ; yes ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; FL_ADDR[1] ; AA14 ; 7 ; 33 ; 0 ; 1 ; yes ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; FL_ADDR[20] ; U13 ; 7 ; 31 ; 0 ; 1 ; yes ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; FL_ADDR[21] ; R13 ; 7 ; 37 ; 0 ; 0 ; yes ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; FL_ADDR[2] ; Y16 ; 7 ; 44 ; 0 ; 2 ; yes ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; FL_ADDR[3] ; R15 ; 7 ; 42 ; 0 ; 1 ; yes ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; FL_ADDR[4] ; T15 ; 7 ; 39 ; 0 ; 2 ; yes ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; FL_ADDR[5] ; U15 ; 7 ; 46 ; 0 ; 3 ; yes ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; FL_ADDR[6] ; V15 ; 7 ; 46 ; 0 ; 2 ; yes ; no ; no ; no ; no ; no ; no ; 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; HEX0[1] ; J1 ; 2 ; 0 ; 18 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; HEX0[2] ; H2 ; 2 ; 0 ; 19 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; HEX0[3] ; H1 ; 2 ; 0 ; 19 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; HEX0[4] ; F2 ; 2 ; 0 ; 20 ; 3 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; HEX0[5] ; F1 ; 2 ; 0 ; 20 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; HEX0[6] ; E2 ; 2 ; 0 ; 20 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; HEX1[0] ; E1 ; 2 ; 0 ; 20 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; HEX1[1] ; H6 ; 2 ; 0 ; 21 ; 3 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; HEX1[2] ; H5 ; 2 ; 0 ; 21 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 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24mA ; Off ; User ; 0 pF ; ; FL_DQ[6] ; AB19 ; 7 ; 48 ; 0 ; 3 ; 0 ; 8 ; no ; yes ; yes ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; FL_DQ[7] ; AA19 ; 7 ; 48 ; 0 ; 2 ; 0 ; 8 ; no ; yes ; yes ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_0[0] ; A13 ; 4 ; 26 ; 27 ; 1 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_0[10] ; A18 ; 4 ; 46 ; 27 ; 3 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_0[11] ; B18 ; 4 ; 46 ; 27 ; 2 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_0[12] ; A19 ; 4 ; 46 ; 27 ; 1 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_0[13] ; B19 ; 4 ; 46 ; 27 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_0[14] ; A20 ; 4 ; 48 ; 27 ; 3 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_0[15] ; B20 ; 4 ; 48 ; 27 ; 2 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_0[16] ; C21 ; 5 ; 50 ; 24 ; 2 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_0[17] ; C22 ; 5 ; 50 ; 24 ; 1 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_0[18] ; D21 ; 5 ; 50 ; 21 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_0[19] ; D22 ; 5 ; 50 ; 22 ; 2 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_0[1] ; B13 ; 4 ; 26 ; 27 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_0[20] ; E21 ; 5 ; 50 ; 21 ; 2 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_0[21] ; E22 ; 5 ; 50 ; 21 ; 1 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_0[22] ; F21 ; 5 ; 50 ; 20 ; 3 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_0[23] ; F22 ; 5 ; 50 ; 20 ; 2 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_0[24] ; G21 ; 5 ; 50 ; 19 ; 1 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_0[25] ; G22 ; 5 ; 50 ; 19 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_0[26] ; J21 ; 5 ; 50 ; 16 ; 3 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_0[27] ; J22 ; 5 ; 50 ; 16 ; 2 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_0[28] ; K21 ; 5 ; 50 ; 15 ; 1 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_0[29] ; K22 ; 5 ; 50 ; 15 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_0[2] ; A14 ; 4 ; 29 ; 27 ; 1 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_0[30] ; J19 ; 5 ; 50 ; 17 ; 1 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_0[31] ; J20 ; 5 ; 50 ; 16 ; 1 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_0[32] ; J18 ; 5 ; 50 ; 17 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_0[33] ; K20 ; 5 ; 50 ; 17 ; 2 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_0[34] ; L19 ; 5 ; 50 ; 15 ; 3 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_0[35] ; L18 ; 5 ; 50 ; 15 ; 2 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_0[3] ; B14 ; 4 ; 29 ; 27 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_0[4] ; A15 ; 4 ; 33 ; 27 ; 3 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_0[5] ; B15 ; 4 ; 33 ; 27 ; 2 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_0[6] ; A16 ; 4 ; 33 ; 27 ; 1 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_0[7] ; B16 ; 4 ; 33 ; 27 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_0[8] ; A17 ; 4 ; 37 ; 27 ; 2 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_0[9] ; B17 ; 4 ; 37 ; 27 ; 1 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_1[0] ; H12 ; 4 ; 31 ; 27 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_1[10] ; C14 ; 4 ; 39 ; 27 ; 1 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_1[11] ; D14 ; 4 ; 35 ; 27 ; 1 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_1[12] ; D15 ; 4 ; 39 ; 27 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_1[13] ; D16 ; 4 ; 42 ; 27 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_1[14] ; C17 ; 4 ; 48 ; 27 ; 1 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_1[15] ; C18 ; 4 ; 48 ; 27 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_1[16] ; C19 ; 5 ; 50 ; 24 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_1[17] ; C20 ; 5 ; 50 ; 25 ; 4 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_1[18] ; D19 ; 5 ; 50 ; 25 ; 3 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_1[19] ; D20 ; 5 ; 50 ; 25 ; 2 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_1[1] ; H13 ; 4 ; 37 ; 27 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_1[20] ; E20 ; 5 ; 50 ; 23 ; 1 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_1[21] ; F20 ; 5 ; 50 ; 23 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_1[22] ; E19 ; 5 ; 50 ; 25 ; 1 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_1[23] ; E18 ; 5 ; 50 ; 25 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_1[24] ; G20 ; 5 ; 50 ; 23 ; 2 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_1[25] ; G18 ; 5 ; 50 ; 22 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_1[26] ; G17 ; 5 ; 50 ; 22 ; 1 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_1[27] ; H17 ; 5 ; 50 ; 20 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_1[28] ; J15 ; 5 ; 50 ; 18 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_1[29] ; H18 ; 5 ; 50 ; 20 ; 1 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_1[2] ; H14 ; 4 ; 42 ; 27 ; 2 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_1[30] ; N22 ; 6 ; 50 ; 12 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_1[31] ; N21 ; 6 ; 50 ; 12 ; 1 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_1[32] ; P15 ; 6 ; 50 ; 11 ; 2 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_1[33] ; N15 ; 6 ; 50 ; 11 ; 1 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_1[34] ; P17 ; 6 ; 50 ; 8 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_1[35] ; P18 ; 6 ; 50 ; 9 ; 2 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_1[3] ; G15 ; 4 ; 39 ; 27 ; 2 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_1[4] ; E14 ; 4 ; 35 ; 27 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_1[5] ; E15 ; 4 ; 42 ; 27 ; 1 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_1[6] ; F15 ; 4 ; 39 ; 27 ; 3 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_1[7] ; G16 ; 4 ; 44 ; 27 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_1[8] ; F12 ; 4 ; 31 ; 27 ; 2 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_1[9] ; F13 ; 4 ; 35 ; 27 ; 3 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; I2C_SDAT ; B3 ; 3 ; 1 ; 27 ; 3 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; SD_CMD ; H10 ; 3 ; 15 ; 27 ; 2 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ; ; SD_DAT ; T16 ; 7 ; 44 ; 0 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ; ; SD_DAT3 ; Y17 ; 7 ; 46 ; 0 ; 1 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ; ; SRAM_DQ[0] ; AA6 ; 8 ; 7 ; 0 ; 0 ; 4 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; SRAM_DQ[10] ; V9 ; 8 ; 9 ; 0 ; 0 ; 4 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; SRAM_DQ[11] ; U9 ; 8 ; 13 ; 0 ; 3 ; 4 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; SRAM_DQ[12] ; R9 ; 8 ; 13 ; 0 ; 0 ; 4 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; SRAM_DQ[13] ; W8 ; 8 ; 9 ; 0 ; 1 ; 4 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; SRAM_DQ[14] ; V8 ; 8 ; 9 ; 0 ; 3 ; 4 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; SRAM_DQ[15] ; U8 ; 8 ; 5 ; 0 ; 1 ; 4 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; SRAM_DQ[1] ; AB6 ; 8 ; 7 ; 0 ; 1 ; 4 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; SRAM_DQ[2] ; AA7 ; 8 ; 11 ; 0 ; 2 ; 4 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; SRAM_DQ[3] ; AB7 ; 8 ; 11 ; 0 ; 3 ; 4 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; SRAM_DQ[4] ; AA8 ; 8 ; 15 ; 0 ; 1 ; 4 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; SRAM_DQ[5] ; AB8 ; 8 ; 15 ; 0 ; 2 ; 4 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; SRAM_DQ[6] ; AA9 ; 8 ; 18 ; 0 ; 1 ; 4 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; SRAM_DQ[7] ; AB9 ; 8 ; 18 ; 0 ; 2 ; 4 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; SRAM_DQ[8] ; Y9 ; 8 ; 11 ; 0 ; 1 ; 4 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; SRAM_DQ[9] ; W9 ; 8 ; 11 ; 0 ; 0 ; 4 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; +-------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+-----------------+------------------------+---------------+-----------------+------------+----------+--------------+--------------+------------------+-------------+----------------------+------+ +------------------------------------------------------------+ ; I/O Bank Usage ; +----------+------------------+---------------+--------------+ ; I/O Bank ; Usage ; VCCIO Voltage ; VREF Voltage ; +----------+------------------+---------------+--------------+ ; 1 ; 40 / 41 ( 98 % ) ; 3.3V ; -- ; ; 2 ; 32 / 33 ( 97 % ) ; 3.3V ; -- ; ; 3 ; 29 / 43 ( 67 % ) ; 3.3V ; -- ; ; 4 ; 38 / 40 ( 95 % ) ; 3.3V ; -- ; ; 5 ; 36 / 39 ( 92 % ) ; 3.3V ; -- ; ; 6 ; 31 / 36 ( 86 % ) ; 3.3V ; -- ; ; 7 ; 38 / 40 ( 95 % ) ; 3.3V ; -- ; ; 8 ; 42 / 43 ( 98 % ) ; 3.3V ; -- ; +----------+------------------+---------------+--------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------+ ; All Package Pins ; +----------+------------+----------+---------------------+--------+--------------+---------+------------+-----------------+----------+--------------+ ; Location ; Pad Number ; I/O Bank ; Pin Name/Usage ; Dir. ; I/O Standard ; Voltage ; I/O Type ; User Assignment ; Bus Hold ; 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Y ; no ; Off ; ; C18 ; 244 ; 4 ; GPIO_1[15] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; C19 ; 238 ; 5 ; GPIO_1[16] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; C20 ; 239 ; 5 ; GPIO_1[17] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; C21 ; 236 ; 5 ; GPIO_0[16] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; C22 ; 237 ; 5 ; GPIO_0[17] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; D1 ; 14 ; 2 ; HEX1[6] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; D2 ; 15 ; 2 ; HEX1[5] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; D3 ; 2 ; 2 ; HEX2[6] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; D4 ; 3 ; 2 ; HEX3[6] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; D5 ; 4 ; 2 ; HEX3[1] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; D6 ; 5 ; 2 ; HEX3[2] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; D7 ; 311 ; 3 ; TDO ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; D8 ; 309 ; 3 ; TCS ; input ; 3.3-V LVTTL ; ; Column I/O ; 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; Column I/O ; Y ; no ; Off ; ; E16 ; ; ; GNDA_PLL2 ; gnd ; ; ; -- ; ; -- ; -- ; ; E17 ; ; ; GND_PLL2 ; gnd ; ; ; -- ; ; -- ; -- ; ; E18 ; 243 ; 5 ; GPIO_1[23] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; E19 ; 242 ; 5 ; GPIO_1[22] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; E20 ; 234 ; 5 ; GPIO_1[20] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; E21 ; 227 ; 5 ; GPIO_0[20] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; E22 ; 228 ; 5 ; GPIO_0[21] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; F1 ; 22 ; 2 ; HEX0[5] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; F2 ; 23 ; 2 ; HEX0[4] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; F3 ; 13 ; 2 ; HEX3[5] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; F4 ; 10 ; 2 ; HEX3[0] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; F5 ; ; ; GND_PLL3 ; gnd ; ; ; -- ; ; -- ; -- ; ; F6 ; ; ; GND_PLL3 ; gnd ; ; ; -- ; ; -- ; -- ; ; F7 ; ; ; GNDA_PLL3 ; gnd ; ; ; -- ; ; -- ; -- ; ; F8 ; 312 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; F9 ; 307 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; F10 ; 295 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; F11 ; 294 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; F12 ; 276 ; 4 ; GPIO_1[8] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; F13 ; 269 ; 4 ; GPIO_1[9] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; F14 ; 268 ; 4 ; UART_RXD ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; F15 ; 262 ; 4 ; GPIO_1[6] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; F16 ; ; ; VCCA_PLL2 ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; F17 ; ; ; VCCD_PLL2 ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; F18 ; ; ; GND_PLL2 ; gnd ; ; ; -- ; ; -- ; -- ; ; F19 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; F20 ; 235 ; 5 ; GPIO_1[21] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; F21 ; 223 ; 5 ; GPIO_0[22] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; F22 ; 224 ; 5 ; GPIO_0[23] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; G1 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ; ; G2 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ; ; G3 ; 16 ; 2 ; HEX1[4] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; G4 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; G5 ; 12 ; 2 ; HEX2[0] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; G6 ; 11 ; 2 ; HEX2[1] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; G7 ; 317 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; G8 ; 313 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; G9 ; ; 3 ; VCCIO3 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; G10 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; G11 ; 291 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; G12 ; 277 ; 4 ; UART_TXD ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; G13 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; G14 ; ; 4 ; VCCIO4 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; G15 ; 261 ; 4 ; GPIO_1[3] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; G16 ; 252 ; 4 ; GPIO_1[7] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; G17 ; 231 ; 5 ; GPIO_1[26] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; G18 ; 232 ; 5 ; GPIO_1[25] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; G19 ; ; 5 ; VCCIO5 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; G20 ; 233 ; 5 ; GPIO_1[24] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; G21 ; 221 ; 5 ; GPIO_0[24] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; G22 ; 222 ; 5 ; GPIO_0[25] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; H1 ; 24 ; 2 ; HEX0[3] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; H2 ; 25 ; 2 ; HEX0[2] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; H3 ; 27 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; H4 ; 17 ; 2 ; HEX1[3] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; H5 ; 18 ; 2 ; HEX1[2] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; H6 ; 19 ; 2 ; HEX1[1] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; H7 ; 318 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; H8 ; 314 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; H9 ; 300 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; H10 ; 299 ; 3 ; SD_CMD ; bidir ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ; ; H11 ; 290 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; H12 ; 274 ; 4 ; GPIO_1[0] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; H13 ; 263 ; 4 ; GPIO_1[1] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; H14 ; 257 ; 4 ; GPIO_1[2] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; H15 ; 253 ; 4 ; PS2_CLK ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; H16 ; 219 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; H17 ; 226 ; 5 ; GPIO_1[27] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; H18 ; 225 ; 5 ; GPIO_1[29] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; H19 ; 214 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; H20 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; H21 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ; ; H22 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ; ; J1 ; 29 ; 2 ; HEX0[1] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; J2 ; 30 ; 2 ; HEX0[0] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; J3 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ; ; J4 ; 28 ; 2 ; HEX3[3] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; J5 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ; ; J6 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ; ; J7 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; J8 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ; ; J9 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ; ; J10 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; J11 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; J12 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; J13 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; J14 ; 258 ; 4 ; PS2_DAT ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; J15 ; 220 ; 5 ; GPIO_1[28] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; J16 ; ; 5 ; VCCIO5 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; J17 ; 218 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; J18 ; 217 ; 5 ; GPIO_0[32] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; J19 ; 216 ; 5 ; GPIO_0[30] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; J20 ; 213 ; 5 ; GPIO_0[31] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; J21 ; 211 ; 5 ; GPIO_0[26] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; J22 ; 212 ; 5 ; GPIO_0[27] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; K1 ; 37 ; 2 ; ^nCE ; ; ; ; -- ; ; -- ; -- ; ; K2 ; 32 ; 2 ; altera_reserved_tck ; input ; 3.3-V LVTTL ; ; -- ; N ; no ; Off ; ; K3 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; K4 ; 36 ; 2 ; ^DATA0 ; input ; ; ; -- ; ; -- ; -- ; ; K5 ; 31 ; 2 ; altera_reserved_tdi ; input ; 3.3-V LVTTL ; ; -- ; N ; no ; Off ; ; K6 ; 33 ; 2 ; altera_reserved_tms ; input ; 3.3-V LVTTL ; ; -- ; N ; no ; Off ; ; K7 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; K8 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ; ; K9 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; K10 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; K11 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; K12 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; K13 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; K14 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; K15 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ; ; K16 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; K17 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ; ; K18 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ; ; K19 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; K20 ; 215 ; 5 ; GPIO_0[33] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; K21 ; 209 ; 5 ; GPIO_0[28] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; K22 ; 210 ; 5 ; GPIO_0[29] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; L1 ; 38 ; 2 ; CLOCK_50 ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; L2 ; 39 ; 2 ; SW[9] ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; L3 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; L4 ; 40 ; 2 ; ^nCONFIG ; ; ; ; -- ; ; -- ; -- ; ; L5 ; 34 ; 2 ; altera_reserved_tdo ; output ; 3.3-V LVTTL ; ; -- ; N ; no ; Off ; ; L6 ; 35 ; 2 ; ^DCLK ; ; ; ; -- ; ; -- ; -- ; ; L7 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ; ; L8 ; 26 ; 2 ; HEX3[4] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; L9 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; L10 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; L11 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; L12 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; L13 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; L14 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; L15 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ; ; L16 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ; ; L17 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ; ; L18 ; 208 ; 5 ; GPIO_0[35] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; L19 ; 207 ; 5 ; GPIO_0[34] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; L20 ; ; 5 ; VCCIO5 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; L21 ; 205 ; 5 ; SW[1] ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; L22 ; 206 ; 5 ; SW[0] ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; M1 ; 41 ; 1 ; SW[8] ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; M2 ; 42 ; 1 ; SW[7] ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; M3 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; M4 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; M5 ; 43 ; 1 ; DRAM_UDQM ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; M6 ; 44 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; M7 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ; ; M8 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ; ; M9 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; M10 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; M11 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; M12 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; M13 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; M14 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; M15 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ; ; M16 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ; ; M17 ; 198 ; 6 ; ^MSEL0 ; ; ; ; -- ; ; -- ; -- ; ; M18 ; 202 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; M19 ; 201 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; M20 ; ; 6 ; VCCIO6 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; M21 ; 203 ; 6 ; EXT_CLOCK ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; M22 ; 204 ; 6 ; SW[2] ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; N1 ; 45 ; 1 ; DRAM_DQ[8] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; N2 ; 46 ; 1 ; DRAM_DQ[9] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; N3 ; 51 ; 1 ; DRAM_CKE ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; N4 ; 52 ; 1 ; DRAM_ADDR[9] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; N5 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ; ; N6 ; 49 ; 1 ; DRAM_ADDR[11] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; N7 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; N8 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ; ; N9 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; N10 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; N11 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; N12 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; N13 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; N14 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; N15 ; 194 ; 6 ; GPIO_1[33] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; N16 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; N17 ; 197 ; 6 ; ^MSEL1 ; ; ; ; -- ; ; -- ; -- ; ; N18 ; 196 ; 6 ; ^CONF_DONE ; ; ; ; -- ; ; -- ; -- ; ; N19 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; N20 ; 195 ; 6 ; ^nSTATUS ; ; ; ; -- ; ; -- ; -- ; ; N21 ; 199 ; 6 ; GPIO_1[31] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; N22 ; 200 ; 6 ; GPIO_1[30] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; P1 ; 47 ; 1 ; DRAM_DQ[10] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; P2 ; 48 ; 1 ; DRAM_DQ[11] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; P3 ; 50 ; 1 ; DRAM_ADDR[8] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; P4 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ; ; P5 ; 55 ; 1 ; DRAM_ADDR[7] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; P6 ; 56 ; 1 ; DRAM_ADDR[6] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; P7 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; P8 ; 95 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; P9 ; 94 ; 8 ; SD_CLK ; output ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ; ; P10 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; P11 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; P12 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; P13 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; P14 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ; ; P15 ; 193 ; 6 ; GPIO_1[32] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; P16 ; ; 6 ; VCCIO6 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; P17 ; 186 ; 6 ; GPIO_1[34] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; P18 ; 187 ; 6 ; GPIO_1[35] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; P19 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ; ; P20 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ; ; P21 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ; ; P22 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ; ; R1 ; 57 ; 1 ; DRAM_DQ[12] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; R2 ; 58 ; 1 ; DRAM_DQ[13] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; R3 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; R4 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ; ; R5 ; 63 ; 1 ; DRAM_ADDR[5] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; R6 ; 64 ; 1 ; DRAM_ADDR[4] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; R7 ; 54 ; 1 ; DRAM_LDQM ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; R8 ; 53 ; 1 ; DRAM_WE_N ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; R9 ; 109 ; 8 ; SRAM_DQ[12] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; R10 ; 108 ; 8 ; SRAM_ADDR[14] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; R11 ; 116 ; 8 ; SRAM_ADDR[10] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; R12 ; 134 ; 7 ; FL_ADDR[10] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; R13 ; 145 ; 7 ; FL_ADDR[21] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; R14 ; 150 ; 7 ; FL_ADDR[8] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; R15 ; 151 ; 7 ; FL_ADDR[3] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; R16 ; 155 ; 7 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; R17 ; 177 ; 6 ; LEDR[9] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; R18 ; 184 ; 6 ; LEDR[8] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; R19 ; 185 ; 6 ; LEDR[1] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; R20 ; 192 ; 6 ; LEDR[0] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; R21 ; 190 ; 6 ; KEY[1] ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; R22 ; 191 ; 6 ; KEY[0] ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; T1 ; 59 ; 1 ; DRAM_DQ[14] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; T2 ; 60 ; 1 ; DRAM_DQ[15] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; T3 ; 69 ; 1 ; DRAM_CAS_N ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; T4 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; T5 ; 67 ; 1 ; DRAM_RAS_N ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; T6 ; 68 ; 1 ; DRAM_CS_N ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; T7 ; 91 ; 8 ; SRAM_ADDR[15] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; T8 ; 90 ; 8 ; SRAM_OE_N ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; T9 ; ; 8 ; VCCIO8 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; T10 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; T11 ; 115 ; 8 ; SRAM_ADDR[11] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; T12 ; 131 ; 7 ; FL_ADDR[11] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; T13 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; T14 ; ; 7 ; VCCIO7 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; T15 ; 147 ; 7 ; FL_ADDR[4] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; T16 ; 156 ; 7 ; SD_DAT ; bidir ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ; ; T17 ; ; ; GND_PLL4 ; gnd ; ; ; -- ; ; -- ; -- ; ; T18 ; 171 ; 6 ; LEDR[4] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; T19 ; ; 6 ; VCCIO6 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; T20 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; T21 ; 188 ; 6 ; KEY[3] ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; T22 ; 189 ; 6 ; KEY[2] ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; U1 ; 61 ; 1 ; DRAM_DQ[0] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; U2 ; 62 ; 1 ; DRAM_DQ[1] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; U3 ; 70 ; 1 ; DRAM_BA_0 ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; U4 ; 80 ; 1 ; DRAM_CLK ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; U5 ; ; ; GND_PLL1 ; gnd ; ; ; -- ; ; -- ; -- ; ; U6 ; ; ; VCCD_PLL1 ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; U7 ; ; ; VCCA_PLL1 ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; U8 ; 92 ; 8 ; SRAM_DQ[15] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; U9 ; 106 ; 8 ; SRAM_DQ[11] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; U10 ; 107 ; 8 ; SRAM_ADDR[13] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; U11 ; 123 ; 8 ; SW[6] ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; U12 ; 124 ; 8 ; SW[5] ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; U13 ; 132 ; 7 ; FL_ADDR[20] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; U14 ; 146 ; 7 ; FL_ADDR[18] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; U15 ; 157 ; 7 ; FL_ADDR[5] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; U16 ; ; ; VCCA_PLL4 ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; U17 ; ; ; VCCD_PLL4 ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; U18 ; 170 ; 6 ; LEDR[7] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; U19 ; 172 ; 6 ; LEDR[2] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; U20 ; 176 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; U21 ; 182 ; 6 ; LEDG[1] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; U22 ; 183 ; 6 ; LEDG[0] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; V1 ; 65 ; 1 ; DRAM_DQ[2] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; V2 ; 66 ; 1 ; DRAM_DQ[3] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; V3 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; V4 ; 81 ; 1 ; DRAM_BA_1 ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; V5 ; ; ; GND_PLL1 ; gnd ; ; ; -- ; ; -- ; -- ; ; V6 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; V7 ; ; ; GNDA_PLL1 ; gnd ; ; ; -- ; ; -- ; -- ; ; V8 ; 98 ; 8 ; SRAM_DQ[14] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; V9 ; 101 ; 8 ; SRAM_DQ[10] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; V10 ; ; 8 ; VCCIO8 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; V11 ; 118 ; 8 ; SRAM_ADDR[8] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; V12 ; 126 ; 7 ; SW[3] ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; V13 ; ; 7 ; VCCIO7 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; V14 ; 142 ; 7 ; FL_ADDR[19] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; V15 ; 158 ; 7 ; FL_ADDR[6] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; V16 ; ; ; GNDA_PLL4 ; gnd ; ; ; -- ; ; -- ; -- ; ; V17 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; V18 ; ; ; GND_PLL4 ; gnd ; ; ; -- ; ; -- ; -- ; ; V19 ; 166 ; 6 ; LEDR[5] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; V20 ; 173 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; V21 ; 180 ; 6 ; LEDG[3] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; V22 ; 181 ; 6 ; LEDG[2] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; W1 ; 71 ; 1 ; DRAM_DQ[4] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; W2 ; 72 ; 1 ; DRAM_DQ[5] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; W3 ; 75 ; 1 ; DRAM_ADDR[10] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; W4 ; 76 ; 1 ; DRAM_ADDR[0] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; W5 ; 79 ; 1 ; DRAM_ADDR[1] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; W6 ; ; 8 ; VCCIO8 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; W7 ; 99 ; 8 ; SRAM_UB_N ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; W8 ; 100 ; 8 ; SRAM_DQ[13] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; W9 ; 105 ; 8 ; SRAM_DQ[9] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; W10 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; W11 ; 117 ; 8 ; SRAM_ADDR[9] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; W12 ; 125 ; 7 ; SW[4] ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; W13 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; W14 ; 141 ; 7 ; FL_RST_N ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; W15 ; 149 ; 7 ; FL_ADDR[7] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; W16 ; 160 ; 7 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; W17 ; ; 7 ; VCCIO7 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; W18 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ; ; W19 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; W20 ; 167 ; 6 ; ~LVDS91p/nCEO~ ; output ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ; ; W21 ; 174 ; 6 ; LEDG[5] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; W22 ; 175 ; 6 ; LEDG[4] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; Y1 ; 73 ; 1 ; DRAM_DQ[6] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; Y2 ; 74 ; 1 ; DRAM_DQ[7] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; Y3 ; 77 ; 1 ; DRAM_ADDR[2] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; Y4 ; 78 ; 1 ; DRAM_ADDR[3] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; Y5 ; 86 ; 8 ; SRAM_ADDR[17] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; Y6 ; 87 ; 8 ; SRAM_ADDR[16] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; Y7 ; 93 ; 8 ; SRAM_LB_N ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; Y8 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; Y9 ; 104 ; 8 ; SRAM_DQ[8] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; Y10 ; 112 ; 8 ; SRAM_ADDR[12] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; Y11 ; ; 8 ; VCCIO8 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; Y12 ; ; 7 ; VCCIO7 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; Y13 ; 133 ; 7 ; FL_ADDR[9] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; Y14 ; 148 ; 7 ; FL_WE_N ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; Y15 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; Y16 ; 154 ; 7 ; FL_ADDR[2] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; Y17 ; 159 ; 7 ; SD_DAT3 ; bidir ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ; ; Y18 ; 165 ; 6 ; LEDR[6] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; Y19 ; 168 ; 6 ; LEDR[3] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; Y20 ; 169 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; Y21 ; 178 ; 6 ; LEDG[7] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; Y22 ; 179 ; 6 ; LEDG[6] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; +----------+------------+----------+---------------------+--------+--------------+---------+------------+-----------------+----------+--------------+ +-------------------------------------------------------------------------------+ ; PLL Summary ; +----------------------------------+--------------------------------------------+ ; Name ; SDRAM_PLL:PLL1|altpll:altpll_component|pll ; +----------------------------------+--------------------------------------------+ ; PLL mode ; Normal ; ; Compensate clock ; clock0 ; ; Self reset on gated loss of lock ; Off ; ; Gate lock counter ; -- ; ; Input frequency 0 ; 50.0 MHz ; ; Input frequency 1 ; -- ; ; Nominal PFD frequency ; 50.0 MHz ; ; Nominal VCO frequency ; 1000.0 MHz ; ; VCO post scale ; -- ; ; VCO multiply ; -- ; ; VCO divide ; -- ; ; Freq min lock ; 25.0 MHz ; ; Freq max lock ; 50.0 MHz ; ; M VCO Tap ; 0 ; ; M Initial ; 4 ; ; M value ; 20 ; ; N value ; 1 ; ; Preserve counter order ; Off ; ; PLL location ; PLL_1 ; ; Inclk0 signal ; CLOCK_50 ; ; Inclk1 signal ; -- ; ; Inclk0 signal type ; Dedicated Pin ; ; Inclk1 signal type ; -- ; +----------------------------------+--------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; PLL Usage ; +----------------------------------------------+--------------+------+-----+------------------+-----------------+------------+---------+---------------+------------+---------+---------+ ; Name ; Output Clock ; Mult ; Div ; Output Frequency ; Phase Shift ; Duty Cycle ; Counter ; Counter Value ; High / Low ; Initial ; VCO Tap ; +----------------------------------------------+--------------+------+-----+------------------+-----------------+------------+---------+---------------+------------+---------+---------+ ; SDRAM_PLL:PLL1|altpll:altpll_component|_clk0 ; clock0 ; 2 ; 1 ; 100.0 MHz ; -108 (-3000 ps) ; 50/50 ; C2 ; 10 ; 5/5 Even ; 1 ; 0 ; ; SDRAM_PLL:PLL1|altpll:altpll_component|_clk1 ; clock1 ; 2 ; 1 ; 100.0 MHz ; 0 (0 ps) ; 50/50 ; C0 ; 10 ; 5/5 Even ; 4 ; 0 ; +----------------------------------------------+--------------+------+-----+------------------+-----------------+------------+---------+---------------+------------+---------+---------+ +-------------------------------------------------------------------------------+ ; Output Pin Default Load For Reported TCO ; +----------------------------------+-------+------------------------------------+ ; I/O Standard ; Load ; Termination Resistance ; +----------------------------------+-------+------------------------------------+ ; 3.3-V LVTTL ; 0 pF ; Not Available ; ; 3.3-V LVCMOS ; 0 pF ; Not Available ; ; 2.5 V ; 0 pF ; Not Available ; ; 1.8 V ; 0 pF ; Not Available ; ; 1.5 V ; 0 pF ; Not Available ; ; 3.3-V PCI ; 10 pF ; 25 Ohm (Parallel) ; ; 3.3-V PCI-X ; 10 pF ; 25 Ohm (Parallel) ; ; SSTL-2 Class I ; 0 pF ; 50 Ohm (Parallel), 25 Ohm (Serial) ; ; SSTL-2 Class II ; 0 pF ; 25 Ohm (Parallel), 25 Ohm (Serial) ; ; SSTL-18 Class I ; 0 pF ; 50 Ohm (Parallel), 25 Ohm (Serial) ; ; SSTL-18 Class II ; 0 pF ; 25 Ohm (Parallel), 25 Ohm (Serial) ; ; 1.5-V HSTL Class I ; 0 pF ; 50 Ohm (Parallel) ; ; 1.5-V HSTL Class II ; 0 pF ; 25 Ohm (Parallel) ; ; 1.8-V HSTL Class I ; 0 pF ; 50 Ohm (Parallel) ; ; 1.8-V HSTL Class II ; 0 pF ; 25 Ohm (Parallel) ; ; Differential SSTL-2 ; 0 pF ; (See SSTL-2) ; ; Differential 2.5-V SSTL Class II ; 0 pF ; (See SSTL-2 Class II) ; ; Differential 1.8-V SSTL Class I ; 0 pF ; (See 1.8-V SSTL Class I) ; ; Differential 1.8-V SSTL Class II ; 0 pF ; (See 1.8-V SSTL Class II) ; ; Differential 1.5-V HSTL Class I ; 0 pF ; (See 1.5-V HSTL Class I) ; ; Differential 1.5-V HSTL Class II ; 0 pF ; (See 1.5-V HSTL Class II) ; ; Differential 1.8-V HSTL Class I ; 0 pF ; (See 1.8-V HSTL Class I) ; ; Differential 1.8-V HSTL Class II ; 0 pF ; (See 1.8-V HSTL Class II) ; ; LVDS ; 0 pF ; 100 Ohm (Differential) ; ; mini-LVDS ; 0 pF ; 100 Ohm (Differential) ; ; RSDS ; 0 pF ; 100 Ohm (Differential) ; ; Simple RSDS ; 0 pF ; Not Available ; ; Differential LVPECL ; 0 pF ; 100 Ohm (Differential) ; +----------------------------------+-------+------------------------------------+ Note: User assignments will override these defaults. The user specified values are listed in the Output Pins and Bidir Pins tables. +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Fitter Resource Utilization by Entity ; +---------------------------------------------------------------------------------------------------------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+--------------+ ; Compilation Hierarchy Node ; Logic Cells ; Dedicated Logic Registers ; I/O Registers ; Memory Bits ; M4Ks ; DSP Elements ; DSP 9x9 ; DSP 18x18 ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Full Hierarchy Name ; Library Name ; +---------------------------------------------------------------------------------------------------------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+--------------+ ; |DE1_NIOS ; 3983 (0) ; 2369 (0) ; 117 (117) ; 75264 ; 23 ; 4 ; 0 ; 2 ; 287 ; 0 ; 1614 (0) ; 440 (0) ; 1929 (1) ; |DE1_NIOS ; work ; ; |Reset_Delay:delay1| ; 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12 (12) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 14 (14) ; 0 (0) ; 19 (19) ; |DE1_NIOS|system_0:u0|sdram_0_s1_arbitrator:the_sdram_0_s1|rdv_fifo_for_cpu_0_data_master_to_sdram_0_s1_module:rdv_fifo_for_cpu_0_data_master_to_sdram_0_s1 ; work ; ; |rdv_fifo_for_cpu_0_instruction_master_to_sdram_0_s1_module:rdv_fifo_for_cpu_0_instruction_master_to_sdram_0_s1| ; 26 (26) ; 19 (19) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 7 (7) ; 0 (0) ; 19 (19) ; |DE1_NIOS|system_0:u0|sdram_0_s1_arbitrator:the_sdram_0_s1|rdv_fifo_for_cpu_0_instruction_master_to_sdram_0_s1_module:rdv_fifo_for_cpu_0_instruction_master_to_sdram_0_s1 ; work ; ; |sram_0_avalonS_arbitrator:the_sram_0_avalonS| ; 74 (74) ; 14 (14) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 58 (58) ; 0 (0) ; 16 (16) ; |DE1_NIOS|system_0:u0|sram_0_avalonS_arbitrator:the_sram_0_avalonS ; work ; ; |system_0_reset_clk_domain_synch_module:system_0_reset_clk_domain_synch| ; 2 (2) ; 2 (2) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 2 (2) ; |DE1_NIOS|system_0:u0|system_0_reset_clk_domain_synch_module:system_0_reset_clk_domain_synch ; work ; ; |tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave| ; 80 (80) ; 20 (20) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 51 (51) ; 0 (0) ; 29 (29) ; |DE1_NIOS|system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave ; work ; ; |uart_0:the_uart_0| ; 132 (0) ; 94 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 38 (0) ; 10 (0) ; 84 (0) ; |DE1_NIOS|system_0:u0|uart_0:the_uart_0 ; work ; ; |uart_0_regs:the_uart_0_regs| ; 45 (45) ; 29 (29) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 8 (8) ; 7 (7) ; 30 (30) ; |DE1_NIOS|system_0:u0|uart_0:the_uart_0|uart_0_regs:the_uart_0_regs ; work ; ; |uart_0_rx:the_uart_0_rx| ; 57 (57) ; 38 (38) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 19 (19) ; 3 (3) ; 35 (35) ; |DE1_NIOS|system_0:u0|uart_0:the_uart_0|uart_0_rx:the_uart_0_rx ; work ; ; |uart_0_tx:the_uart_0_tx| ; 38 (38) ; 27 (27) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 11 (11) ; 0 (0) ; 27 (27) ; |DE1_NIOS|system_0:u0|uart_0:the_uart_0|uart_0_tx:the_uart_0_tx ; work ; ; |uart_0_s1_arbitrator:the_uart_0_s1| ; 8 (8) ; 1 (1) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 5 (5) ; 0 (0) ; 3 (3) ; |DE1_NIOS|system_0:u0|uart_0_s1_arbitrator:the_uart_0_s1 ; work ; +---------------------------------------------------------------------------------------------------------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+--------------+ Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy. +----------------------------------------------------------------------------------------+ ; Delay Chain Summary ; +---------------+----------+---------------+---------------+-----------------------+-----+ ; Name ; Pin Type ; Pad to Core 0 ; Pad to Core 1 ; Pad to Input Register ; TCO ; +---------------+----------+---------------+---------------+-----------------------+-----+ ; CLOCK_24[0] ; Input ; 0 ; 0 ; -- ; -- ; ; CLOCK_24[1] ; Input ; 0 ; 0 ; -- ; -- ; ; CLOCK_27[0] ; Input ; 0 ; 0 ; -- ; -- ; ; CLOCK_27[1] ; Input ; 0 ; 0 ; -- ; -- ; ; EXT_CLOCK ; Input ; 0 ; 0 ; -- ; -- ; ; TDI ; Input ; 0 ; 0 ; -- ; -- ; ; TCK ; Input ; 0 ; 0 ; -- ; -- ; ; TCS ; Input ; 0 ; 0 ; -- ; -- ; ; PS2_DAT ; Input ; 0 ; 0 ; -- ; -- ; ; PS2_CLK ; Input ; 0 ; 0 ; -- ; -- ; ; AUD_ADCDAT ; Input ; 0 ; 0 ; -- ; -- ; ; CLOCK_50 ; Input ; -- ; -- ; -- ; -- ; ; KEY[0] ; Input ; 6 ; 6 ; -- ; -- ; ; SW[0] ; Input ; 0 ; 0 ; -- ; -- ; ; KEY[1] ; Input ; 6 ; 6 ; -- ; -- ; ; SW[1] ; Input ; 0 ; 0 ; -- ; -- ; ; KEY[2] ; Input ; 6 ; 6 ; -- ; -- ; ; SW[2] ; Input ; 0 ; 0 ; -- ; -- ; ; KEY[3] ; Input ; 6 ; 6 ; -- ; -- ; ; SW[3] ; Input ; 0 ; 0 ; -- ; -- ; ; SW[4] ; Input ; 0 ; 0 ; -- ; -- ; ; SW[5] ; Input ; 0 ; 0 ; -- ; -- ; ; SW[6] ; Input ; 0 ; 0 ; -- ; -- ; ; SW[7] ; Input ; 0 ; 0 ; -- ; -- ; ; SW[8] ; Input ; 0 ; 0 ; -- ; -- ; ; SW[9] ; Input ; 0 ; 0 ; -- ; -- ; ; UART_RXD ; Input ; 6 ; 6 ; -- ; -- ; ; HEX0[0] ; Output ; -- ; -- ; -- ; -- ; ; HEX0[1] ; Output ; -- ; -- ; -- ; -- ; ; HEX0[2] ; Output ; -- ; -- ; -- ; -- ; ; HEX0[3] ; Output ; -- ; -- ; -- ; -- ; ; HEX0[4] ; Output ; -- ; -- ; -- ; -- ; ; HEX0[5] ; Output ; -- ; -- ; -- ; -- ; ; HEX0[6] ; Output ; -- ; -- ; -- ; -- ; ; HEX1[0] ; Output ; -- ; -- ; -- ; -- ; ; HEX1[1] ; Output ; -- ; -- ; -- ; -- ; ; HEX1[2] ; Output ; -- ; -- ; -- ; -- ; ; HEX1[3] ; Output ; -- ; -- ; -- ; -- ; ; HEX1[4] ; Output ; -- ; -- ; -- ; -- ; ; HEX1[5] ; Output ; -- ; -- ; -- ; -- ; ; HEX1[6] ; Output ; -- ; -- ; -- ; -- ; ; HEX2[0] ; Output ; -- ; -- ; -- ; -- ; ; HEX2[1] ; Output ; -- ; -- ; -- ; -- ; ; HEX2[2] ; Output ; -- ; -- ; -- ; -- ; ; HEX2[3] ; Output ; -- ; -- ; -- ; -- ; ; HEX2[4] ; Output ; -- ; -- ; -- ; -- ; ; HEX2[5] ; Output ; -- ; -- ; -- ; -- ; ; HEX2[6] ; Output ; -- ; -- ; -- ; -- ; ; HEX3[0] ; Output ; -- ; -- ; -- ; -- ; ; HEX3[1] ; Output ; -- ; -- ; -- ; -- ; ; HEX3[2] ; Output ; -- ; -- ; -- ; -- ; ; HEX3[3] ; Output ; -- ; -- ; -- ; -- ; ; HEX3[4] ; Output ; -- ; -- ; -- ; -- ; ; HEX3[5] ; Output ; -- ; -- ; -- ; -- ; ; HEX3[6] ; Output ; -- ; -- ; -- ; -- ; ; LEDG[0] ; Output ; -- ; -- ; -- ; -- ; ; LEDG[1] ; Output ; -- ; -- ; -- ; -- ; ; LEDG[2] ; Output ; -- ; -- ; -- ; -- ; ; LEDG[3] ; Output ; -- ; -- ; -- ; -- ; ; LEDG[4] ; Output ; -- ; -- ; -- ; -- ; ; LEDG[5] ; Output ; -- ; -- ; -- ; -- ; ; LEDG[6] ; Output ; -- ; -- ; -- ; -- ; ; LEDG[7] ; Output ; -- ; -- ; -- ; -- ; ; LEDR[0] ; Output ; -- ; -- ; -- ; -- ; ; LEDR[1] ; Output ; -- ; -- ; -- ; -- ; ; LEDR[2] ; Output ; -- ; -- ; -- ; -- ; ; LEDR[3] ; Output ; -- ; -- ; -- ; -- ; ; LEDR[4] ; Output ; -- ; -- ; -- ; -- ; ; LEDR[5] ; Output ; -- ; -- ; -- ; -- ; ; LEDR[6] ; Output ; -- ; -- ; -- ; -- ; ; LEDR[7] ; Output ; -- ; -- ; -- ; -- ; ; LEDR[8] ; Output ; -- ; -- ; -- ; -- ; ; LEDR[9] ; Output ; -- ; -- ; -- ; -- ; ; UART_TXD ; Output ; -- ; -- ; -- ; -- ; ; DRAM_ADDR[0] ; Output ; -- ; -- ; -- ; 0 ; ; DRAM_ADDR[1] ; Output ; -- ; -- ; -- ; 0 ; ; DRAM_ADDR[2] ; Output ; -- ; -- ; -- ; 0 ; ; DRAM_ADDR[3] ; Output ; -- ; -- ; -- ; 0 ; ; DRAM_ADDR[4] ; Output ; -- ; -- ; -- ; 0 ; ; DRAM_ADDR[5] ; Output ; -- ; -- ; -- ; 0 ; ; DRAM_ADDR[6] ; Output ; -- ; -- ; -- ; 0 ; ; DRAM_ADDR[7] ; Output ; -- ; -- ; -- ; 0 ; ; DRAM_ADDR[8] ; Output ; -- ; -- ; -- ; 0 ; ; DRAM_ADDR[9] ; Output ; -- ; -- ; -- ; 0 ; ; DRAM_ADDR[10] ; Output ; -- ; -- ; -- ; 0 ; ; DRAM_ADDR[11] ; Output ; -- ; -- ; -- ; 0 ; ; DRAM_LDQM ; Output ; -- ; -- ; -- ; 0 ; ; DRAM_UDQM ; Output ; -- ; -- ; -- ; 0 ; ; DRAM_WE_N ; Output ; -- ; -- ; -- ; 0 ; ; DRAM_CAS_N ; Output ; -- ; -- ; -- ; 0 ; ; DRAM_RAS_N ; Output ; -- ; -- ; -- ; 0 ; ; DRAM_CS_N ; Output ; -- ; -- ; -- ; 0 ; ; DRAM_BA_0 ; Output ; -- ; -- ; -- ; 0 ; ; DRAM_BA_1 ; Output ; -- ; -- ; -- ; 0 ; ; DRAM_CLK ; Output ; -- ; -- ; -- ; -- ; ; DRAM_CKE ; Output ; -- ; -- ; -- ; -- ; ; FL_ADDR[0] ; Output ; -- ; -- ; -- ; 0 ; ; FL_ADDR[1] ; Output ; -- ; -- ; -- ; 0 ; ; FL_ADDR[2] ; Output ; -- ; -- ; -- ; 0 ; ; FL_ADDR[3] ; Output ; -- ; -- ; -- ; 0 ; ; FL_ADDR[4] ; Output ; -- ; -- ; -- ; 0 ; ; FL_ADDR[5] ; Output ; -- ; -- ; -- ; 0 ; ; FL_ADDR[6] ; Output ; -- ; -- ; -- ; 0 ; ; FL_ADDR[7] ; Output ; -- ; -- ; -- ; 0 ; ; FL_ADDR[8] ; Output ; -- ; -- ; -- ; 0 ; ; FL_ADDR[9] ; Output ; -- ; -- ; -- ; 0 ; ; FL_ADDR[10] ; Output ; -- ; -- ; -- ; 0 ; ; FL_ADDR[11] ; Output ; -- ; -- ; -- ; 0 ; ; FL_ADDR[12] ; Output ; -- ; -- ; -- ; 0 ; ; FL_ADDR[13] ; Output ; -- ; -- ; -- ; 0 ; ; FL_ADDR[14] ; Output ; -- ; -- ; -- ; 0 ; ; FL_ADDR[15] ; Output ; -- ; -- ; -- ; 0 ; ; FL_ADDR[16] ; Output ; -- ; -- ; -- ; 0 ; ; FL_ADDR[17] ; Output ; -- ; -- ; -- ; 0 ; ; FL_ADDR[18] ; Output ; -- ; -- ; -- ; 0 ; ; FL_ADDR[19] ; Output ; -- ; -- ; -- ; 0 ; ; FL_ADDR[20] ; Output ; -- ; -- ; -- ; 0 ; ; FL_ADDR[21] ; Output ; -- ; -- ; -- ; 0 ; ; FL_WE_N ; Output ; -- ; -- ; -- ; 0 ; ; FL_RST_N ; Output ; -- ; -- ; -- ; -- ; ; FL_OE_N ; Output ; -- ; -- ; -- ; 0 ; ; FL_CE_N ; Output ; -- ; -- ; -- ; 0 ; ; SRAM_ADDR[0] ; Output ; -- ; -- ; -- ; -- ; ; SRAM_ADDR[1] ; Output ; -- ; -- ; -- ; -- ; ; SRAM_ADDR[2] ; Output ; -- ; -- ; -- ; -- ; ; SRAM_ADDR[3] ; Output ; -- ; -- ; -- ; -- ; ; SRAM_ADDR[4] ; Output ; -- ; -- ; -- ; -- ; ; SRAM_ADDR[5] ; Output ; -- ; -- ; -- ; -- ; ; SRAM_ADDR[6] ; Output ; -- ; -- ; -- ; -- ; ; SRAM_ADDR[7] ; Output ; -- ; -- ; -- ; -- ; ; SRAM_ADDR[8] ; Output ; -- ; -- ; -- ; -- ; ; SRAM_ADDR[9] ; Output ; -- ; -- ; -- ; -- ; ; SRAM_ADDR[10] ; Output ; -- ; -- ; -- ; -- ; ; SRAM_ADDR[11] ; Output ; -- ; -- ; -- ; -- ; ; SRAM_ADDR[12] ; Output ; -- ; -- ; -- ; -- ; ; SRAM_ADDR[13] ; Output ; -- ; -- ; -- ; -- ; ; SRAM_ADDR[14] ; Output ; -- ; -- ; -- ; -- ; ; SRAM_ADDR[15] ; Output ; -- ; -- ; -- ; -- ; ; SRAM_ADDR[16] ; Output ; -- ; -- ; -- ; -- ; ; SRAM_ADDR[17] ; Output ; -- ; -- ; -- ; -- ; ; SRAM_UB_N ; Output ; -- ; -- ; -- ; -- ; ; SRAM_LB_N ; Output ; -- ; -- ; -- ; -- ; ; SRAM_WE_N ; Output ; -- ; -- ; -- ; -- ; ; SRAM_CE_N ; Output ; -- ; -- ; -- ; -- ; ; SRAM_OE_N ; Output ; -- ; -- ; -- ; -- ; ; SD_CLK ; Output ; -- ; -- ; -- ; -- ; ; TDO ; Output ; -- ; -- ; -- ; -- ; ; I2C_SCLK ; Output ; -- ; -- ; -- ; -- ; ; VGA_HS ; Output ; -- ; -- ; -- ; -- ; ; VGA_VS ; Output ; -- ; -- ; -- ; -- ; ; VGA_R[0] ; Output ; -- ; -- ; -- ; -- ; ; VGA_R[1] ; Output ; -- ; -- ; -- ; -- ; ; VGA_R[2] ; Output ; -- ; -- ; -- ; -- ; ; VGA_R[3] ; Output ; -- ; -- ; -- ; -- ; ; VGA_G[0] ; Output ; -- ; -- ; -- ; -- ; ; VGA_G[1] ; Output ; -- ; -- ; -- ; -- ; ; VGA_G[2] ; Output ; -- ; -- ; -- ; -- ; ; VGA_G[3] ; Output ; -- ; -- ; -- ; -- ; ; VGA_B[0] ; Output ; -- ; -- ; -- ; -- ; ; VGA_B[1] ; Output ; -- ; -- ; -- ; -- ; ; VGA_B[2] ; Output ; -- ; -- ; -- ; -- ; ; VGA_B[3] ; Output ; -- ; -- ; -- ; -- ; ; AUD_DACDAT ; Output ; -- ; -- ; -- ; -- ; ; AUD_XCK ; Output ; -- ; -- ; -- ; -- ; ; SD_DAT3 ; Bidir ; 0 ; 0 ; -- ; -- ; ; SD_CMD ; Bidir ; 0 ; 0 ; -- ; -- ; ; DRAM_DQ[0] ; Bidir ; -- ; 0 ; 7 ; 0 ; ; DRAM_DQ[1] ; Bidir ; -- ; 0 ; 7 ; 0 ; ; DRAM_DQ[2] ; Bidir ; -- ; 0 ; 7 ; 0 ; ; DRAM_DQ[3] ; Bidir ; -- ; 0 ; 7 ; 0 ; ; DRAM_DQ[4] ; Bidir ; -- ; 0 ; 7 ; 0 ; ; DRAM_DQ[5] ; Bidir ; -- ; 0 ; 7 ; 0 ; ; DRAM_DQ[6] ; Bidir ; -- ; 0 ; 7 ; 0 ; ; DRAM_DQ[7] ; Bidir ; -- ; 0 ; 7 ; 0 ; ; DRAM_DQ[8] ; Bidir ; -- ; 0 ; 7 ; 0 ; ; DRAM_DQ[9] ; Bidir ; -- ; 0 ; 7 ; 0 ; ; DRAM_DQ[10] ; Bidir ; -- ; 0 ; 7 ; 0 ; ; DRAM_DQ[11] ; Bidir ; -- ; 0 ; 7 ; 0 ; ; DRAM_DQ[12] ; Bidir ; -- ; 0 ; 7 ; 0 ; ; DRAM_DQ[13] ; Bidir ; -- ; 0 ; 7 ; 0 ; ; DRAM_DQ[14] ; Bidir ; -- ; 0 ; 7 ; 0 ; ; DRAM_DQ[15] ; Bidir ; -- ; 0 ; 7 ; 0 ; ; FL_DQ[0] ; Bidir ; -- ; 0 ; 7 ; 0 ; ; FL_DQ[1] ; Bidir ; -- ; 0 ; 7 ; 0 ; ; FL_DQ[2] ; Bidir ; -- ; 0 ; 7 ; 0 ; ; FL_DQ[3] ; Bidir ; -- ; 0 ; 7 ; 0 ; ; FL_DQ[4] ; Bidir ; -- ; 0 ; 7 ; 0 ; ; FL_DQ[5] ; Bidir ; -- ; 0 ; 7 ; 0 ; ; FL_DQ[6] ; Bidir ; -- ; 0 ; 7 ; 0 ; ; FL_DQ[7] ; Bidir ; -- ; 0 ; 7 ; 0 ; ; SRAM_DQ[0] ; Bidir ; 6 ; 6 ; -- ; -- ; ; SRAM_DQ[1] ; Bidir ; 6 ; 6 ; -- ; -- ; ; SRAM_DQ[2] ; Bidir ; 6 ; 6 ; -- ; -- ; ; SRAM_DQ[3] ; Bidir ; 6 ; 6 ; -- ; -- ; ; SRAM_DQ[4] ; Bidir ; 6 ; 6 ; -- ; -- ; ; SRAM_DQ[5] ; Bidir ; 6 ; 6 ; -- ; -- ; ; SRAM_DQ[6] ; Bidir ; 6 ; 6 ; -- ; -- ; ; SRAM_DQ[7] ; Bidir ; 6 ; 6 ; -- ; -- ; ; SRAM_DQ[8] ; Bidir ; 6 ; 6 ; -- ; -- ; ; SRAM_DQ[9] ; Bidir ; 6 ; 6 ; -- ; -- ; ; SRAM_DQ[10] ; Bidir ; 6 ; 6 ; -- ; -- ; ; SRAM_DQ[11] ; Bidir ; 6 ; 6 ; -- ; -- ; ; SRAM_DQ[12] ; Bidir ; 6 ; 6 ; -- ; -- ; ; SRAM_DQ[13] ; Bidir ; 6 ; 6 ; -- ; -- ; ; SRAM_DQ[14] ; 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Implementation Port A Width ; Implementation Port B Depth ; Implementation Port B Width ; Implementation Bits ; M4Ks ; MIF ; Location ; +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+------+------------------+--------------+--------------+--------------+--------------+--------------+------------------------+-------------------------+------------------------+-------------------------+-------+-----------------------------+-----------------------------+-----------------------------+-----------------------------+---------------------+------+-----------------------------------+---------------------------------------------------------------------------------------------------+ ; system_0:u0|cpu_0:the_cpu_0|cpu_0_bht_module:cpu_0_bht|altsyncram:the_altsyncram|altsyncram_4nd1:auto_generated|altsyncram_3um1:altsyncram1|ALTSYNCRAM ; AUTO ; True Dual Port ; Dual Clocks ; 256 ; 2 ; 256 ; 2 ; yes ; yes ; yes ; no ; 512 ; 256 ; 2 ; 256 ; 2 ; 512 ; 1 ; bht_ram.mif ; M4K_X41_Y13 ; ; system_0:u0|cpu_0:the_cpu_0|cpu_0_dc_data_module:cpu_0_dc_data|altsyncram:the_altsyncram|altsyncram_a422:auto_generated|ALTSYNCRAM ; AUTO ; True Dual Port ; Dual Clocks ; 512 ; 32 ; 512 ; 32 ; yes ; no ; yes ; no ; 16384 ; 512 ; 32 ; 512 ; 32 ; 16384 ; 4 ; None ; M4K_X17_Y8, M4K_X17_Y9, M4K_X17_Y10, M4K_X17_Y11 ; ; system_0:u0|cpu_0:the_cpu_0|cpu_0_dc_tag_module:cpu_0_dc_tag|altsyncram:the_altsyncram|altsyncram_9u12:auto_generated|ALTSYNCRAM ; AUTO ; True Dual Port ; Dual Clocks ; 512 ; 15 ; 512 ; 15 ; yes ; no ; yes ; no ; 7680 ; 512 ; 15 ; 512 ; 15 ; 7680 ; 2 ; dc_tag_ram.mif ; M4K_X17_Y6, M4K_X17_Y5 ; ; system_0:u0|cpu_0:the_cpu_0|cpu_0_ic_data_module:cpu_0_ic_data|altsyncram:the_altsyncram|altsyncram_cub1:auto_generated|altsyncram_k1l1:altsyncram1|ALTSYNCRAM ; AUTO ; True Dual Port ; Dual Clocks ; 1024 ; 32 ; 1024 ; 32 ; yes ; no ; yes ; no ; 32768 ; 1024 ; 32 ; 1024 ; 32 ; 32768 ; 8 ; None ; M4K_X41_Y10, M4K_X41_Y5, M4K_X41_Y8, M4K_X41_Y9, M4K_X41_Y12, M4K_X41_Y4, M4K_X41_Y11, M4K_X41_Y7 ; ; system_0:u0|cpu_0:the_cpu_0|cpu_0_ic_tag_module:cpu_0_ic_tag|altsyncram:the_altsyncram|altsyncram_73e1:auto_generated|ALTSYNCRAM ; AUTO ; Simple Dual Port ; Dual Clocks ; 128 ; 20 ; 128 ; 20 ; yes ; no ; yes ; no ; 2560 ; 128 ; 20 ; 128 ; 20 ; 2560 ; 1 ; ic_tag_ram.mif ; M4K_X41_Y6 ; ; system_0:u0|cpu_0:the_cpu_0|cpu_0_nios2_oci:the_cpu_0_nios2_oci|cpu_0_nios2_ocimem:the_cpu_0_nios2_ocimem|cpu_0_ociram_lpm_dram_bdp_component_module:cpu_0_ociram_lpm_dram_bdp_component|altsyncram:the_altsyncram|altsyncram_c572:auto_generated|ALTSYNCRAM ; AUTO ; True Dual Port ; Dual Clocks ; 256 ; 32 ; 256 ; 32 ; yes ; no ; yes ; no ; 8192 ; 256 ; 32 ; 256 ; 32 ; 8192 ; 2 ; cpu_0_ociram_default_contents.mif ; M4K_X17_Y15, M4K_X17_Y14 ; ; system_0:u0|cpu_0:the_cpu_0|cpu_0_register_bank_a_module:cpu_0_register_bank_a|altsyncram:the_altsyncram|altsyncram_epd1:auto_generated|ALTSYNCRAM ; AUTO ; Simple Dual Port ; Dual Clocks ; 32 ; 32 ; 32 ; 32 ; yes ; no ; yes ; no ; 1024 ; 32 ; 32 ; 32 ; 32 ; 1024 ; 1 ; rf_ram_a.mif ; M4K_X17_Y13 ; ; system_0:u0|cpu_0:the_cpu_0|cpu_0_register_bank_b_module:cpu_0_register_bank_b|altsyncram:the_altsyncram|altsyncram_fpd1:auto_generated|ALTSYNCRAM ; AUTO ; Simple Dual Port ; Dual Clocks ; 32 ; 32 ; 32 ; 32 ; yes ; no ; yes ; no ; 1024 ; 32 ; 32 ; 32 ; 32 ; 1024 ; 1 ; rf_ram_b.mif ; M4K_X17_Y12 ; ; system_0:u0|epcs_controller:the_epcs_controller|altsyncram:the_boot_copier_rom|altsyncram_lo31:auto_generated|ALTSYNCRAM ; AUTO ; ROM ; Single Clock ; 128 ; 32 ; -- ; -- ; yes ; no ; -- ; -- ; 4096 ; 128 ; 32 ; -- ; -- ; 4096 ; 1 ; epcs_controller_boot_rom.hex ; M4K_X17_Y7 ; ; system_0:u0|jtag_uart_0:the_jtag_uart_0|jtag_uart_0_scfifo_r:the_jtag_uart_0_scfifo_r|scfifo:rfifo|scfifo_1n21:auto_generated|a_dpfifo_8t21:dpfifo|dpram_5h21:FIFOram|altsyncram_9tl1:altsyncram2|ALTSYNCRAM ; AUTO ; Simple Dual Port ; Dual Clocks ; 64 ; 8 ; 64 ; 8 ; yes ; no ; yes ; no ; 512 ; 64 ; 8 ; 64 ; 8 ; 512 ; 1 ; None ; M4K_X17_Y16 ; ; system_0:u0|jtag_uart_0:the_jtag_uart_0|jtag_uart_0_scfifo_w:the_jtag_uart_0_scfifo_w|scfifo:wfifo|scfifo_1n21:auto_generated|a_dpfifo_8t21:dpfifo|dpram_5h21:FIFOram|altsyncram_9tl1:altsyncram2|ALTSYNCRAM ; AUTO ; Simple Dual Port ; Dual Clocks ; 64 ; 8 ; 64 ; 8 ; yes ; no ; yes ; no ; 512 ; 64 ; 8 ; 64 ; 8 ; 512 ; 1 ; None ; M4K_X17_Y17 ; +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+------+------------------+--------------+--------------+--------------+--------------+--------------+------------------------+-------------------------+------------------------+-------------------------+-------+-----------------------------+-----------------------------+-----------------------------+-----------------------------+---------------------+------+-----------------------------------+---------------------------------------------------------------------------------------------------+ Note: Fitter may spread logical memories into multiple blocks to improve timing. The actual required RAM blocks can be found in the Fitter Resource Usage section. +-----------------------------------------------------------------------------------------------+ ; Fitter DSP Block Usage Summary ; +---------------------------------------+-------------+---------------------+-------------------+ ; Statistic ; Number Used ; Available per Block ; Maximum Available ; +---------------------------------------+-------------+---------------------+-------------------+ ; Simple Multipliers (9-bit) ; 0 ; 2 ; 52 ; ; Simple Multipliers (18-bit) ; 2 ; 1 ; 26 ; ; Embedded Multiplier Blocks ; 2 ; -- ; 26 ; ; Embedded Multiplier 9-bit elements ; 4 ; 2 ; 52 ; ; Signed Embedded Multipliers ; 0 ; -- ; -- ; ; Unsigned Embedded Multipliers ; 2 ; -- ; -- ; ; Mixed Sign Embedded Multipliers ; 0 ; -- ; -- ; ; Variable Sign Embedded Multipliers ; 0 ; -- ; -- ; ; Dedicated Input Shift Register Chains ; 0 ; -- ; -- ; +---------------------------------------+-------------+---------------------+-------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; DSP Block Details ; +----------------------------------------------------------------------------------------------------------------------------------------------------------------------+----------------------------+--------------------+---------------------+--------------------------------+-----------------------+-----------------------+-------------------+-----------------+ ; Name ; Mode ; Location ; Sign Representation ; Has Input Shift Register Chain ; Data A Input Register ; Data B Input Register ; Pipeline Register ; Output Register ; +----------------------------------------------------------------------------------------------------------------------------------------------------------------------+----------------------------+--------------------+---------------------+--------------------------------+-----------------------+-----------------------+-------------------+-----------------+ ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_2|mult_add_6cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_out3 ; Simple Multiplier (18-bit) ; DSPOUT_X28_Y12_N2 ; ; No ; ; ; ; yes ; ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_2|mult_add_6cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; ; DSPMULT_X28_Y12_N0 ; Variable ; ; yes ; yes ; no ; ; ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_1|mult_add_4cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_out3 ; Simple Multiplier (18-bit) ; DSPOUT_X28_Y13_N2 ; ; No ; ; ; ; yes ; ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_1|mult_add_4cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; ; DSPMULT_X28_Y13_N0 ; Variable ; ; yes ; yes ; no ; ; +----------------------------------------------------------------------------------------------------------------------------------------------------------------------+----------------------------+--------------------+---------------------+--------------------------------+-----------------------+-----------------------+-------------------+-----------------+ +------------------------------------------------------+ ; Interconnect Usage Summary ; +----------------------------+-------------------------+ ; Interconnect Resource Type ; Usage ; +----------------------------+-------------------------+ ; Block interconnects ; 7,434 / 54,004 ( 14 % ) ; ; C16 interconnects ; 61 / 2,100 ( 3 % ) ; ; C4 interconnects ; 4,028 / 36,000 ( 11 % ) ; ; Direct links ; 1,018 / 54,004 ( 2 % ) ; ; Global clocks ; 8 / 16 ( 50 % ) ; ; Local interconnects ; 2,051 / 18,752 ( 11 % ) ; ; R24 interconnects ; 199 / 1,900 ( 10 % ) ; ; R4 interconnects ; 5,502 / 46,920 ( 12 % ) ; +----------------------------+-------------------------+ +-----------------------------------------------------------------------------+ ; LAB Logic Elements ; +---------------------------------------------+-------------------------------+ ; Number of Logic Elements (Average = 12.22) ; Number of LABs (Total = 326) ; +---------------------------------------------+-------------------------------+ ; 1 ; 10 ; ; 2 ; 14 ; ; 3 ; 9 ; ; 4 ; 8 ; ; 5 ; 8 ; ; 6 ; 7 ; ; 7 ; 9 ; ; 8 ; 8 ; ; 9 ; 10 ; ; 10 ; 7 ; ; 11 ; 14 ; ; 12 ; 17 ; ; 13 ; 16 ; ; 14 ; 21 ; ; 15 ; 31 ; ; 16 ; 137 ; +---------------------------------------------+-------------------------------+ +--------------------------------------------------------------------+ ; LAB-wide Signals ; +------------------------------------+-------------------------------+ ; LAB-wide Signals (Average = 2.71) ; Number of LABs (Total = 326) ; +------------------------------------+-------------------------------+ ; 1 Async. clear ; 278 ; ; 1 Clock ; 291 ; ; 1 Clock enable ; 168 ; ; 1 Sync. clear ; 16 ; ; 1 Sync. load ; 51 ; ; 2 Async. clears ; 4 ; ; 2 Clock enables ; 61 ; ; 2 Clocks ; 13 ; +------------------------------------+-------------------------------+ +------------------------------------------------------------------------------+ ; LAB Signals Sourced ; +----------------------------------------------+-------------------------------+ ; Number of Signals Sourced (Average = 19.17) ; Number of LABs (Total = 326) ; +----------------------------------------------+-------------------------------+ ; 0 ; 0 ; ; 1 ; 7 ; ; 2 ; 5 ; ; 3 ; 6 ; ; 4 ; 11 ; ; 5 ; 7 ; ; 6 ; 5 ; ; 7 ; 6 ; ; 8 ; 1 ; ; 9 ; 5 ; ; 10 ; 4 ; ; 11 ; 9 ; ; 12 ; 6 ; ; 13 ; 4 ; ; 14 ; 3 ; ; 15 ; 7 ; ; 16 ; 11 ; ; 17 ; 7 ; ; 18 ; 18 ; ; 19 ; 16 ; ; 20 ; 18 ; ; 21 ; 21 ; ; 22 ; 25 ; ; 23 ; 17 ; ; 24 ; 18 ; ; 25 ; 13 ; ; 26 ; 15 ; ; 27 ; 12 ; ; 28 ; 13 ; ; 29 ; 9 ; ; 30 ; 10 ; ; 31 ; 4 ; ; 32 ; 13 ; +----------------------------------------------+-------------------------------+ +---------------------------------------------------------------------------------+ ; LAB Signals Sourced Out ; +-------------------------------------------------+-------------------------------+ ; Number of Signals Sourced Out (Average = 9.32) ; Number of LABs (Total = 326) ; +-------------------------------------------------+-------------------------------+ ; 0 ; 0 ; ; 1 ; 15 ; ; 2 ; 19 ; ; 3 ; 15 ; ; 4 ; 13 ; ; 5 ; 22 ; ; 6 ; 23 ; ; 7 ; 22 ; ; 8 ; 27 ; ; 9 ; 19 ; ; 10 ; 21 ; ; 11 ; 20 ; ; 12 ; 19 ; ; 13 ; 21 ; ; 14 ; 12 ; ; 15 ; 12 ; ; 16 ; 22 ; ; 17 ; 7 ; ; 18 ; 6 ; ; 19 ; 1 ; ; 20 ; 2 ; ; 21 ; 3 ; ; 22 ; 1 ; ; 23 ; 1 ; ; 24 ; 0 ; ; 25 ; 3 ; +-------------------------------------------------+-------------------------------+ +------------------------------------------------------------------------------+ ; LAB Distinct Inputs ; +----------------------------------------------+-------------------------------+ ; Number of Distinct Inputs (Average = 19.83) ; Number of LABs (Total = 326) ; +----------------------------------------------+-------------------------------+ ; 0 ; 0 ; ; 1 ; 0 ; ; 2 ; 0 ; ; 3 ; 9 ; ; 4 ; 7 ; ; 5 ; 9 ; ; 6 ; 5 ; ; 7 ; 17 ; ; 8 ; 6 ; ; 9 ; 6 ; ; 10 ; 7 ; ; 11 ; 11 ; ; 12 ; 10 ; ; 13 ; 12 ; ; 14 ; 4 ; ; 15 ; 9 ; ; 16 ; 9 ; ; 17 ; 9 ; ; 18 ; 14 ; ; 19 ; 7 ; ; 20 ; 10 ; ; 21 ; 9 ; ; 22 ; 14 ; ; 23 ; 10 ; ; 24 ; 8 ; ; 25 ; 10 ; ; 26 ; 12 ; ; 27 ; 8 ; ; 28 ; 6 ; ; 29 ; 15 ; ; 30 ; 24 ; ; 31 ; 18 ; ; 32 ; 27 ; ; 33 ; 3 ; ; 34 ; 1 ; +----------------------------------------------+-------------------------------+ +-------------------------------------------------------------------------+ ; Fitter Device Options ; +----------------------------------------------+--------------------------+ ; Option ; Setting ; +----------------------------------------------+--------------------------+ ; Enable user-supplied start-up clock (CLKUSR) ; Off ; ; Enable device-wide reset (DEV_CLRn) ; Off ; ; Enable device-wide output enable (DEV_OE) ; Off ; ; Enable INIT_DONE output ; Off ; ; Configuration scheme ; Active Serial ; ; Error detection CRC ; Off ; ; nCEO ; As output driving ground ; ; Reserve all unused pins ; As output driving ground ; ; Base pin-out file on sameframe device ; Off ; +----------------------------------------------+--------------------------+ +----------------------------+ ; Advanced Data - General ; +--------------------+-------+ ; Name ; Value ; +--------------------+-------+ ; Status Code ; 0 ; ; Desired User Slack ; 0 ; ; Fit Attempts ; 1 ; +--------------------+-------+ +---------------------------------------------------------------------------------------------------+ ; Advanced Data - Placement Preparation ; +------------------------------------------------------------------+--------------------------------+ ; Name ; Value ; +------------------------------------------------------------------+--------------------------------+ ; Mid Wire Use - Fit Attempt 1 ; 14 ; ; Mid Slack - Fit Attempt 1 ; -4067 ; ; Internal Atom Count - Fit Attempt 1 ; 5908 ; ; LE/ALM Count - Fit Attempt 1 ; 3953 ; ; LAB Count - Fit Attempt 1 ; 384 ; ; Outputs per Lab - Fit Attempt 1 ; 7.388 ; ; Inputs per LAB - Fit Attempt 1 ; 14.773 ; ; Global Inputs per LAB - Fit Attempt 1 ; 1.833 ; ; LAB Constraint 'non-global clock + sync load' - Fit Attempt 1 ; 0:327;1:57 ; ; LAB Constraint 'non-global controls' - Fit Attempt 1 ; 0:74;1:174;2:117;3:19 ; ; LAB Constraint 'non-global + aclr' - Fit Attempt 1 ; 0:25;1:73;2:164;3:102;4:19;5:1 ; ; LAB Constraint 'global non-clock non-aclr' - Fit Attempt 1 ; 0:383;1:1 ; ; LAB Constraint 'global controls' - Fit Attempt 1 ; 0:24;1:39;2:301;3:16;4:4 ; ; LAB Constraint 'deterministic LABSMUXA/LABXMUXB' - Fit Attempt 1 ; 0:86;1:297;2:1 ; ; LAB Constraint 'deterministic LABSMUXC/LABXMUXD' - Fit Attempt 1 ; 0:75;1:241;2:68 ; ; LAB Constraint 'clock / ce pair constraint' - Fit Attempt 1 ; 0:24;1:154;2:206 ; ; LAB Constraint 'aclr constraint' - Fit Attempt 1 ; 0:24;1:327;2:33 ; ; LAB Constraint 'true sload_sclear pair' - Fit Attempt 1 ; 0:182;1:202 ; ; LAB Constraint 'constant sload_sclear pair' - Fit Attempt 1 ; 0:361;1:23 ; ; LAB Constraint 'has placement constraint' - Fit Attempt 1 ; 0:372;1:12 ; ; LEs in Chains - Fit Attempt 1 ; 304 ; ; LEs in Long Chains - Fit Attempt 1 ; 143 ; ; LABs with Chains - Fit Attempt 1 ; 31 ; ; LABs with Multiple Chains - Fit Attempt 1 ; 2 ; ; Time - Fit Attempt 1 ; 12 ; ; Time in tsm_tan.dll - Fit Attempt 1 ; 1.141 ; +------------------------------------------------------------------+--------------------------------+ +----------------------------------------------+ ; Advanced Data - Placement ; +-------------------------------------+--------+ ; Name ; Value ; +-------------------------------------+--------+ ; Early Wire Use - Fit Attempt 1 ; 6 ; ; Early Slack - Fit Attempt 1 ; -3622 ; ; Mid Wire Use - Fit Attempt 1 ; 10 ; ; Mid Slack - Fit Attempt 1 ; -1155 ; ; Late Wire Use - Fit Attempt 1 ; 11 ; ; Late Slack - Fit Attempt 1 ; -1155 ; ; Peak Regional Wire - Fit Attempt 1 ; 0.000 ; ; Time - Fit Attempt 1 ; 65 ; ; Time in tsm_tan.dll - Fit Attempt 1 ; 14.139 ; +-------------------------------------+--------+ +---------------------------------------------+ ; Advanced Data - Routing ; +-------------------------------------+-------+ ; Name ; Value ; +-------------------------------------+-------+ ; Early Slack - Fit Attempt 1 ; 1130 ; ; Early Wire Use - Fit Attempt 1 ; 11 ; ; Peak Regional Wire - Fit Attempt 1 ; 33 ; ; Mid Slack - Fit Attempt 1 ; -2 ; ; Late Slack - Fit Attempt 1 ; 12 ; ; Late Wire Use - Fit Attempt 1 ; 12 ; ; Time - Fit Attempt 1 ; 17 ; ; Time in tsm_tan.dll - Fit Attempt 1 ; 4.859 ; +-------------------------------------+-------+ +-------------------------------------------------------------------------------------------------------------------------------------------+ ; Fitter INI Usage ; +----------------------+--------------------------------------------------------------------------------------------------------------------+ ; Option ; Usage ; +----------------------+--------------------------------------------------------------------------------------------------------------------+ ; Initialization file: ; c:/altera/71/quartus/bin/quartus.ini ; ; dev_password ; e81f0e65b8afc1da24522b894c886f598ff5e3fafae3453dd1029e508011004342234235215526025211557545361520042000410042555455 ; +----------------------+--------------------------------------------------------------------------------------------------------------------+ +-----------------+ ; Fitter Messages ; +-----------------+ Info: ******************************************************************* Info: Running Quartus II Fitter Info: Version 7.1 Build 178 06/25/2007 Service Pack 1 SJ Full Version Info: Processing started: Thu Aug 30 15:46:22 2007 Info: Command: quartus_fit --read_settings_files=off --write_settings_files=off DE1_NIOS -c DE1_NIOS Info: Selected device EP2C20F484C7 for design "DE1_NIOS" Info: Implemented PLL "SDRAM_PLL:PLL1|altpll:altpll_component|pll" as Cyclone II PLL type Info: Implementing clock multiplication of 2, clock division of 1, and phase shift of -108 degrees (-3000 ps) for SDRAM_PLL:PLL1|altpll:altpll_component|_clk0 port Info: Implementing clock multiplication of 2, clock division of 1, and phase shift of 0 degrees (0 ps) for SDRAM_PLL:PLL1|altpll:altpll_component|_clk1 port Info: Fitter is performing an Auto Fit compilation, which may decrease Fitter effort to reduce compilation time Info: Fitter is using the Classic Timing Analyzer Info: Detected fmax, tsu, tco, and/or tpd requirements -- optimizing circuit to achieve only the specified requirements Info: Device migration not selected. If you intend to use device migration later, you may need to change the pin assignments as they may be incompatible with other devices Info: Device EP2C15AF484C7 is compatible Info: Device EP2C35F484C7 is compatible Info: Device EP2C50F484C7 is compatible Info: Fitter converted 3 user pins into dedicated programming pins Info: Pin ~ASDO~ is reserved at location C4 Info: Pin ~nCSO~ is reserved at location C3 Info: Pin ~LVDS91p/nCEO~ is reserved at location W20 Info: Design uses memory blocks. Violating setup or hold times of memory block address registers for either read or write operations could cause memory contents to be corrupted. Make sure that all memory block address registers meet the setup and hold time requirements. Warning: No exact pin location assignment(s) for 4 pins of 283 total pins Info: Pin SD_CLK not assigned to an exact location on the device Info: Pin SD_DAT3 not assigned to an exact location on the device Info: Pin SD_CMD not assigned to an exact location on the device Info: Pin SD_DAT not assigned to an exact location on the device Info: Automatically promoted node CLOCK_50 (placed in PIN L1 (CLK0, LVDSCLK0p, Input)) Info: Automatically promoted destinations to use location or clock signal Global Clock CLKCTRL_G2 Info: Automatically promoted node SDRAM_PLL:PLL1|altpll:altpll_component|_clk0 (placed in counter C2 of PLL_1) Info: Automatically promoted destinations to use location or clock signal External Clock Output CLKCTRL_X0_Y1_N1 Info: Automatically promoted node SDRAM_PLL:PLL1|altpll:altpll_component|_clk1 (placed in counter C0 of PLL_1) Info: Automatically promoted destinations to use location or clock signal Global Clock CLKCTRL_G3 Info: Automatically promoted node altera_internal_jtag~TCKUTAP Info: Automatically promoted destinations to use location or clock signal Global Clock Info: Automatically promoted node altera_internal_jtag~UPDATEUSER Info: Automatically promoted destinations to use location or clock signal Global Clock Info: Following destination nodes may be non-global or may not use global or regional clocks Info: Destination node system_0:u0|cpu_0:the_cpu_0|cpu_0_nios2_oci:the_cpu_0_nios2_oci|cpu_0_jtag_debug_module_wrapper:the_cpu_0_jtag_debug_module_wrapper|cpu_0_jtag_debug_module:the_cpu_0_jtag_debug_module1|st_updateir~112 Info: Destination node system_0:u0|cpu_0:the_cpu_0|cpu_0_nios2_oci:the_cpu_0_nios2_oci|cpu_0_jtag_debug_module_wrapper:the_cpu_0_jtag_debug_module_wrapper|cpu_0_jtag_debug_module:the_cpu_0_jtag_debug_module1|st_updatedr~99 Info: Automatically promoted node system_0:u0|system_0_reset_clk_domain_synch_module:system_0_reset_clk_domain_synch|data_out Info: Automatically promoted destinations to use location or clock signal Global Clock Info: Following destination nodes may be non-global or may not use global or regional clocks Info: Destination node system_0:u0|sdram_0:the_sdram_0|active_addr[20]~478 Info: Destination node system_0:u0|sdram_0:the_sdram_0|active_cs_n~186 Info: Destination node system_0:u0|cpu_0:the_cpu_0|ic_tag_wren Info: Destination node system_0:u0|cpu_0:the_cpu_0|ic_tag_wraddress[0]~946 Info: Destination node system_0:u0|cpu_0:the_cpu_0|ic_tag_wraddress[1]~947 Info: Destination node system_0:u0|cpu_0:the_cpu_0|ic_tag_wraddress[2]~948 Info: Destination node system_0:u0|cpu_0:the_cpu_0|ic_tag_wraddress[3]~949 Info: Destination node system_0:u0|cpu_0:the_cpu_0|ic_tag_wraddress[4]~950 Info: Destination node system_0:u0|cpu_0:the_cpu_0|ic_tag_wraddress[5]~951 Info: Destination node system_0:u0|cpu_0:the_cpu_0|ic_tag_wraddress[6]~952 Info: Non-global destination nodes limited to 10 nodes Info: Automatically promoted node sld_hub:sld_hub_inst|CLR_SIGNAL Info: Automatically promoted destinations to use location or clock signal Global Clock Info: Following destination nodes may be non-global or may not use global or regional clocks Info: Destination node system_0:u0|cpu_0:the_cpu_0|cpu_0_nios2_oci:the_cpu_0_nios2_oci|cpu_0_jtag_debug_module_wrapper:the_cpu_0_jtag_debug_module_wrapper|cpu_0_jtag_debug_module:the_cpu_0_jtag_debug_module1|ir[1]~717 Info: Destination node system_0:u0|cpu_0:the_cpu_0|cpu_0_nios2_oci:the_cpu_0_nios2_oci|cpu_0_nios2_oci_debug:the_cpu_0_nios2_oci_debug|resetlatch~182 Info: Destination node system_0:u0|cpu_0:the_cpu_0|cpu_0_nios2_oci:the_cpu_0_nios2_oci|cpu_0_nios2_oci_debug:the_cpu_0_nios2_oci_debug|resetlatch~183 Info: Automatically promoted node sld_hub:sld_hub_inst|sld_jtag_state_machine:jtag_state_machine|state[0] Info: Automatically promoted destinations to use location or clock signal Global Clock Info: Following destination nodes may be non-global or may not use global or regional clocks Info: Destination node sld_hub:sld_hub_inst|sld_jtag_state_machine:jtag_state_machine|state~433 Info: Destination node sld_hub:sld_hub_inst|sld_jtag_state_machine:jtag_state_machine|state~5 Info: Automatically promoted node system_0:u0|reset_n_sources~1 Info: Automatically promoted destinations to use location or clock signal Global Clock Info: Starting register packing Info: Ignoring invalid fast I/O register assignments Info: Finished register packing: elapsed time is 00:00:03 Extra Info: Packed 2 registers into blocks of type EC Extra Info: Packed 117 registers into blocks of type I/O Extra Info: Packed 64 registers into blocks of type Embedded multiplier block Extra Info: Created 73 register duplicates Info: Statistics of I/O pins that need to be placed that use the same VCCIO and VREF, before I/O pin placement Info: Number of I/O pins in group: 4 (unused VREF, 3.30 VCCIO, 0 input, 1 output, 3 bidirectional) Info: I/O standards used: 3.3-V LVTTL. Info: I/O bank details before I/O pin placement Info: Statistics of I/O banks Info: I/O bank number 1 does not use VREF pins and has 3.30V VCCIO pins. 40 total pin(s) used -- 1 pins available Info: I/O bank number 2 does not use VREF pins and has 3.30V VCCIO pins. 36 total pin(s) used -- 1 pins available Info: I/O bank number 3 does not use VREF pins and has 3.30V VCCIO pins. 28 total pin(s) used -- 15 pins available Info: I/O bank number 4 does not use VREF pins and has 3.30V VCCIO pins. 38 total pin(s) used -- 2 pins available Info: I/O bank number 5 does not use VREF pins and has 3.30V VCCIO pins. 36 total pin(s) used -- 3 pins available Info: I/O bank number 6 does not use VREF pins and has 3.30V VCCIO pins. 31 total pin(s) used -- 5 pins available Info: I/O bank number 7 does not use VREF pins and has 3.30V VCCIO pins. 36 total pin(s) used -- 4 pins available Info: I/O bank number 8 does not use VREF pins and has 3.30V VCCIO pins. 41 total pin(s) used -- 2 pins available Warning: PLL "SDRAM_PLL:PLL1|altpll:altpll_component|pll" is in normal or source synchronous mode with output clock "compensate_clock" set to clk[0] that is not fully compensated because it feeds an output pin -- only PLLs in zero delay buffer mode can fully compensate output pins Info: Fitter placement preparation operations beginning Info: Fitter placement preparation operations ending: elapsed time is 00:00:12 Info: Fitter placement operations beginning Info: Fitter placement was successful Info: Fitter placement operations ending: elapsed time is 00:01:05 Info: Estimated most critical path is register to register delay of 9.258 ns Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LAB_X7_Y6; Fanout = 42; REG Node = 'system_0:u0|sdram_0:the_sdram_0|sdram_0_input_efifo_module:the_sdram_0_input_efifo_module|rd_address' Info: 2: + IC(1.100 ns) + CELL(0.178 ns) = 1.278 ns; Loc. = LAB_X10_Y6; Fanout = 2; COMB Node = 'system_0:u0|sdram_0:the_sdram_0|sdram_0_input_efifo_module:the_sdram_0_input_efifo_module|rd_data[36]~438' Info: 3: + IC(0.732 ns) + CELL(0.178 ns) = 2.188 ns; Loc. = LAB_X9_Y6; Fanout = 1; COMB Node = 'system_0:u0|sdram_0:the_sdram_0|pending~273' Info: 4: + IC(0.689 ns) + CELL(0.544 ns) = 3.421 ns; Loc. = LAB_X5_Y6; Fanout = 1; COMB Node = 'system_0:u0|sdram_0:the_sdram_0|pending~274' Info: 5: + IC(0.498 ns) + CELL(0.178 ns) = 4.097 ns; Loc. = LAB_X5_Y6; Fanout = 12; COMB Node = 'system_0:u0|sdram_0:the_sdram_0|pending~275' Info: 6: + IC(0.498 ns) + CELL(0.178 ns) = 4.773 ns; Loc. = LAB_X5_Y6; Fanout = 5; COMB Node = 'system_0:u0|sdram_0:the_sdram_0|pending' Info: 7: + IC(0.498 ns) + CELL(0.178 ns) = 5.449 ns; Loc. = LAB_X5_Y6; Fanout = 11; COMB Node = 'system_0:u0|sdram_0:the_sdram_0|m_addr[0]~122' Info: 8: + IC(0.722 ns) + CELL(0.542 ns) = 6.713 ns; Loc. = LAB_X4_Y3; Fanout = 1; COMB Node = 'system_0:u0|sdram_0:the_sdram_0|Selector88~16' Info: 9: + IC(0.354 ns) + CELL(0.319 ns) = 7.386 ns; Loc. = LAB_X4_Y3; Fanout = 1; COMB Node = 'system_0:u0|sdram_0:the_sdram_0|Selector88~17' Info: 10: + IC(1.560 ns) + CELL(0.312 ns) = 9.258 ns; Loc. = IOC_X0_Y9_N3; Fanout = 1; REG Node = 'system_0:u0|sdram_0:the_sdram_0|m_addr[6]' Info: Total cell delay = 2.607 ns ( 28.16 % ) Info: Total interconnect delay = 6.651 ns ( 71.84 % ) Info: Fitter routing operations beginning Info: Average interconnect usage is 9% of the available device resources. Peak interconnect usage is 32% Info: The peak interconnect region extends from location X12_Y0 to location X24_Y13 Info: Fitter routing operations ending: elapsed time is 00:00:17 Info: The Fitter performed an Auto Fit compilation. No optimizations were skipped because the design's timing and routability requirements required full optimization. Info: Started post-fitting delay annotation Warning: Found 256 output pins without output pin load capacitance assignment Info: Pin "HEX0[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "HEX0[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "HEX0[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "HEX0[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "HEX0[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "HEX0[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "HEX0[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "HEX1[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "HEX1[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "HEX1[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "HEX1[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "HEX1[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "HEX1[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "HEX1[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "HEX2[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "HEX2[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "HEX2[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "HEX2[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "HEX2[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "HEX2[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "HEX2[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "HEX3[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "HEX3[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "HEX3[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "HEX3[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "HEX3[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "HEX3[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "HEX3[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "LEDG[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "LEDG[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "LEDG[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "LEDG[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "LEDG[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "LEDG[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "LEDG[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "LEDG[7]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "LEDR[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "LEDR[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "LEDR[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "LEDR[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "LEDR[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "LEDR[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "LEDR[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "LEDR[7]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "LEDR[8]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "LEDR[9]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "UART_TXD" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "DRAM_ADDR[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "DRAM_ADDR[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "DRAM_ADDR[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "DRAM_ADDR[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "DRAM_ADDR[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "DRAM_ADDR[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "DRAM_ADDR[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "DRAM_ADDR[7]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "DRAM_ADDR[8]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "DRAM_ADDR[9]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "DRAM_ADDR[10]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "DRAM_ADDR[11]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "DRAM_LDQM" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "DRAM_UDQM" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "DRAM_WE_N" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "DRAM_CAS_N" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "DRAM_RAS_N" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "DRAM_CS_N" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "DRAM_BA_0" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "DRAM_BA_1" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "DRAM_CLK" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "DRAM_CKE" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "FL_ADDR[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "FL_ADDR[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "FL_ADDR[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "FL_ADDR[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "FL_ADDR[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "FL_ADDR[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "FL_ADDR[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "FL_ADDR[7]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "FL_ADDR[8]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "FL_ADDR[9]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "FL_ADDR[10]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "FL_ADDR[11]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "FL_ADDR[12]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "FL_ADDR[13]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "FL_ADDR[14]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "FL_ADDR[15]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "FL_ADDR[16]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "FL_ADDR[17]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "FL_ADDR[18]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "FL_ADDR[19]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "FL_ADDR[20]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "FL_ADDR[21]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "FL_WE_N" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "FL_RST_N" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "FL_OE_N" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "FL_CE_N" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "SRAM_ADDR[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "SRAM_ADDR[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "SRAM_ADDR[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "SRAM_ADDR[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "SRAM_ADDR[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "SRAM_ADDR[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "SRAM_ADDR[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "SRAM_ADDR[7]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "SRAM_ADDR[8]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "SRAM_ADDR[9]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "SRAM_ADDR[10]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "SRAM_ADDR[11]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "SRAM_ADDR[12]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "SRAM_ADDR[13]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "SRAM_ADDR[14]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "SRAM_ADDR[15]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "SRAM_ADDR[16]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "SRAM_ADDR[17]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "SRAM_UB_N" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "SRAM_LB_N" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "SRAM_WE_N" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "SRAM_CE_N" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "SRAM_OE_N" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "SD_CLK" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "TDO" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "I2C_SCLK" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "VGA_HS" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "VGA_VS" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "VGA_R[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "VGA_R[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "VGA_R[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "VGA_R[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "VGA_G[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "VGA_G[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "VGA_G[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "VGA_G[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "VGA_B[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "VGA_B[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "VGA_B[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "VGA_B[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "AUD_DACDAT" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "AUD_XCK" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "SD_DAT3" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "SD_CMD" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "DRAM_DQ[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "DRAM_DQ[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "DRAM_DQ[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "DRAM_DQ[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "DRAM_DQ[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "DRAM_DQ[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "DRAM_DQ[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "DRAM_DQ[7]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "DRAM_DQ[8]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "DRAM_DQ[9]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "DRAM_DQ[10]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "DRAM_DQ[11]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "DRAM_DQ[12]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "DRAM_DQ[13]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "DRAM_DQ[14]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "DRAM_DQ[15]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "FL_DQ[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "FL_DQ[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "FL_DQ[2]" has no specified output pin load capacitance -- assuming default load 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Violating setup or hold times of memory block address registers for either read or write operations could cause memory contents to be corrupted. Make sure that all memory block address registers meet the setup and hold time requirements. Info: Node system_0:u0|system_0_reset_clk_domain_synch_module:system_0_reset_clk_domain_synch|data_out~clkctrl uses non-global routing resources to route signals to global destination nodes Info: Port clear -- assigned as a global for destination node system_0:u0|cpu_0:the_cpu_0|ic_fill_valid_bits[5] -- routed using non-global resources Info: Port clear -- assigned as a global for destination node system_0:u0|cpu_0:the_cpu_0|ic_fill_valid_bits[4] -- routed using non-global resources Info: Port clear -- assigned as a global for destination node system_0:u0|cpu_0:the_cpu_0|ic_fill_valid_bits[1] -- routed using non-global resources Info: Port clear -- assigned as a global for destination node system_0:u0|cpu_0:the_cpu_0|ic_fill_valid_bits[0] -- routed using non-global resources Info: Node sld_hub:sld_hub_inst|CLR_SIGNAL~clkctrl uses non-global routing resources to route signals to global destination nodes Info: Port clear -- assigned as a global for destination node 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Info: Pin GPIO_1[29] has VCC driving its datain port Info: Pin GPIO_1[30] has VCC driving its datain port Info: Pin GPIO_1[31] has VCC driving its datain port Info: Pin GPIO_1[32] has VCC driving its datain port Info: Pin GPIO_1[33] has VCC driving its datain port Info: Pin GPIO_1[34] has VCC driving its datain port Info: Pin GPIO_1[35] has VCC driving its datain port Info: Following groups of pins have the same output enable Info: Following pins have the same output enable: system_0:u0|sdram_0:the_sdram_0|always5~0 Info: Type bidirectional pin DRAM_DQ[9] uses the 3.3-V LVTTL I/O standard Info: Type bidirectional pin DRAM_DQ[0] uses the 3.3-V LVTTL I/O standard Info: Type bidirectional pin DRAM_DQ[7] uses the 3.3-V LVTTL I/O standard Info: Type bidirectional pin DRAM_DQ[15] uses the 3.3-V LVTTL I/O standard Info: Type bidirectional pin DRAM_DQ[6] uses the 3.3-V LVTTL I/O standard Info: Type bidirectional pin DRAM_DQ[14] uses the 3.3-V LVTTL I/O standard Info: Type bidirectional pin DRAM_DQ[5] uses the 3.3-V LVTTL I/O standard Info: Type bidirectional pin DRAM_DQ[13] uses the 3.3-V LVTTL I/O standard Info: Type bidirectional pin DRAM_DQ[4] uses the 3.3-V LVTTL I/O standard Info: Type bidirectional pin DRAM_DQ[12] uses the 3.3-V LVTTL I/O standard Info: Type bidirectional pin DRAM_DQ[3] uses the 3.3-V LVTTL I/O standard Info: Type bidirectional pin DRAM_DQ[11] uses the 3.3-V LVTTL I/O standard Info: Type bidirectional pin DRAM_DQ[2] uses the 3.3-V LVTTL I/O standard Info: Type bidirectional pin DRAM_DQ[10] uses the 3.3-V LVTTL I/O standard Info: Type bidirectional pin DRAM_DQ[1] uses the 3.3-V LVTTL I/O standard Info: Type bidirectional pin DRAM_DQ[8] uses the 3.3-V LVTTL I/O standard Info: Following pins have the same output enable: system_0:u0|sram_0_avalonS_arbitrator:the_sram_0_avalonS|sram_0_avalonS_write_n~29 Info: Type bidirectional pin SRAM_DQ[1] uses the 3.3-V LVTTL I/O standard Info: Type bidirectional pin SRAM_DQ[8] uses the 3.3-V LVTTL I/O standard Info: Type bidirectional pin SRAM_DQ[7] uses the 3.3-V LVTTL I/O standard Info: Type bidirectional pin SRAM_DQ[15] uses the 3.3-V LVTTL I/O standard Info: Type bidirectional pin SRAM_DQ[6] uses the 3.3-V LVTTL I/O standard Info: Type bidirectional pin SRAM_DQ[14] uses the 3.3-V LVTTL I/O standard Info: Type bidirectional pin SRAM_DQ[5] uses the 3.3-V LVTTL I/O standard Info: Type bidirectional pin SRAM_DQ[13] uses the 3.3-V LVTTL I/O standard Info: Type bidirectional pin SRAM_DQ[4] uses the 3.3-V LVTTL I/O standard Info: Type bidirectional pin SRAM_DQ[12] uses the 3.3-V LVTTL I/O standard Info: Type bidirectional pin SRAM_DQ[3] uses the 3.3-V LVTTL I/O standard Info: Type bidirectional pin SRAM_DQ[11] uses the 3.3-V LVTTL I/O standard Info: Type bidirectional pin SRAM_DQ[2] uses the 3.3-V LVTTL I/O standard Info: Type bidirectional pin SRAM_DQ[10] uses the 3.3-V LVTTL I/O standard Info: Type bidirectional pin SRAM_DQ[9] uses the 3.3-V LVTTL I/O standard Info: Type bidirectional pin SRAM_DQ[0] uses the 3.3-V LVTTL I/O standard Info: Following pins have the same output enable: system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|in_a_write_cycle Info: Type bidirectional pin FL_DQ[0] uses the 3.3-V LVTTL I/O standard Info: Type bidirectional pin FL_DQ[7] uses the 3.3-V LVTTL I/O standard Info: Type bidirectional pin FL_DQ[6] uses the 3.3-V LVTTL I/O standard Info: Type bidirectional pin FL_DQ[5] uses the 3.3-V LVTTL I/O standard Info: Type bidirectional pin FL_DQ[4] uses the 3.3-V LVTTL I/O standard Info: Type bidirectional pin FL_DQ[3] uses the 3.3-V LVTTL I/O standard Info: Type bidirectional pin FL_DQ[2] uses the 3.3-V LVTTL I/O standard Info: Type bidirectional pin FL_DQ[1] uses the 3.3-V LVTTL I/O standard Warning: The Reserve All Unused Pins setting has not been specified, and will default to 'As output driving ground'. Info: Generated suppressed messages file //file2/R1/DE1/cd/source/DE1_CD_v0.7/DE1_demonstrations/DE1_NIOS/DE1_NIOS.fit.smsg Info: Quartus II Fitter was successful. 0 errors, 6 warnings Info: Allocated 240 megabytes of memory during processing Info: Processing ended: Thu Aug 30 15:48:37 2007 Info: Elapsed time: 00:02:15 +----------------------------+ ; Fitter Suppressed Messages ; +----------------------------+ The suppressed messages can be found in //file2/R1/DE1/cd/source/DE1_CD_v0.7/DE1_demonstrations/DE1_NIOS/DE1_NIOS.fit.smsg.