Fitter report for DE1_TOP Tue Mar 09 06:07:34 2010 Quartus II 64-Bit Version 9.0 Build 132 02/25/2009 SJ Full Version --------------------- ; Table of Contents ; --------------------- 1. Legal Notice 2. Fitter Summary 3. Fitter Settings 4. Parallel Compilation 5. Pin-Out File 6. Fitter Resource Usage Summary 7. Input Pins 8. Output Pins 9. Bidir Pins 10. I/O Bank Usage 11. All Package Pins 12. Output Pin Default Load For Reported TCO 13. Fitter Resource Utilization by Entity 14. Delay Chain Summary 15. Pad To Core Delay Chain Fanout 16. Interconnect Usage Summary 17. Fitter Device Options 18. Operating Settings and Conditions 19. Fitter Messages 20. Fitter Suppressed Messages ---------------- ; Legal Notice ; ---------------- Copyright (C) 1991-2009 Altera Corporation Your use of Altera Corporation's design tools, logic functions and other software and tools, and its AMPP partner logic functions, and any output files from any of the foregoing (including device programming or simulation files), and any associated documentation or information are expressly subject to the terms and conditions of the Altera Program License Subscription Agreement, Altera MegaCore Function License Agreement, or other applicable license agreement, including, without limitation, that your use is for the sole purpose of programming logic devices manufactured by Altera and sold by Altera or its authorized distributors. Please refer to the applicable agreement for further details. +-------------------------------------------------------------------------------+ ; Fitter Summary ; +------------------------------------+------------------------------------------+ ; Fitter Status ; Successful - Tue Mar 09 06:07:34 2010 ; ; Quartus II 64-Bit Version ; 9.0 Build 132 02/25/2009 SJ Full Version ; ; Revision Name ; DE1_TOP ; ; Top-level Entity Name ; DE1_TOP ; ; Family ; Cyclone II ; ; Device ; EP2C20F484C7 ; ; Timing Models ; Final ; ; Total logic elements ; 0 / 18,752 ( 0 % ) ; ; Total combinational functions ; 0 / 18,752 ( 0 % ) ; ; Dedicated logic registers ; 0 / 18,752 ( 0 % ) ; ; Total registers ; 0 ; ; Total pins ; 283 / 315 ( 90 % ) ; ; Total virtual pins ; 0 ; ; Total memory bits ; 0 / 239,616 ( 0 % ) ; ; Embedded Multiplier 9-bit elements ; 0 / 52 ( 0 % ) ; ; Total PLLs ; 0 / 4 ( 0 % ) ; +------------------------------------+------------------------------------------+ +--------------------------------------------------------------------------------------------------------------------------------------+ ; Fitter Settings ; +--------------------------------------------------------------------+--------------------------------+--------------------------------+ ; Option ; Setting ; Default Value ; +--------------------------------------------------------------------+--------------------------------+--------------------------------+ ; Device ; EP2C20F484C7 ; ; ; Fit Attempts to Skip ; 0 ; 0.0 ; ; Use smart compilation ; Off ; Off ; ; Use TimeQuest Timing Analyzer ; Off ; Off ; ; Router Timing Optimization Level ; Normal ; Normal ; ; Placement Effort Multiplier ; 1.0 ; 1.0 ; ; Router Effort Multiplier ; 1.0 ; 1.0 ; ; Always Enable Input Buffers ; Off ; Off ; ; Optimize Hold Timing ; IO Paths and Minimum TPD Paths ; IO Paths and Minimum TPD Paths ; ; Optimize Multi-Corner Timing ; Off ; Off ; ; PowerPlay Power Optimization ; Normal compilation ; Normal compilation ; ; Optimize Timing ; Normal compilation ; Normal compilation ; ; Optimize Timing for ECOs ; Off ; Off ; ; Regenerate full fit report during ECO compiles ; Off ; Off ; ; Optimize IOC Register Placement for Timing ; On ; On ; ; Limit to One Fitting Attempt ; Off ; Off ; ; Final Placement Optimizations ; Automatically ; Automatically ; ; Fitter Aggressive Routability Optimizations ; Automatically ; Automatically ; ; Fitter Initial Placement Seed ; 1 ; 1 ; ; PCI I/O ; Off ; Off ; ; Weak Pull-Up Resistor ; Off ; Off ; ; Enable Bus-Hold Circuitry ; Off ; Off ; ; Auto Global Memory Control Signals ; Off ; Off ; ; Auto Packed Registers ; Auto ; Auto ; ; Auto Delay Chains ; On ; On ; ; Auto Merge PLLs ; On ; On ; ; Ignore PLL Mode When Merging PLLs ; Off ; Off ; ; Perform Physical Synthesis for Combinational Logic for Fitting ; Off ; Off ; ; Perform Physical Synthesis for Combinational Logic for Performance ; Off ; Off ; ; Perform Register Duplication for Performance ; Off ; Off ; ; Perform Logic to Memory Mapping for Fitting ; Off ; Off ; ; Perform Register Retiming for Performance ; Off ; Off ; ; Perform Asynchronous Signal Pipelining ; Off ; Off ; ; Fitter Effort ; Auto Fit ; Auto Fit ; ; Physical Synthesis Effort Level ; Normal ; Normal ; ; Auto Global Clock ; On ; On ; ; Auto Global Register Control Signals ; On ; On ; ; Stop After Congestion Map Generation ; Off ; Off ; ; Save Intermediate Fitting Results ; Off ; Off ; ; Force Fitter to Avoid Periphery Placement Warnings ; Off ; Off ; +--------------------------------------------------------------------+--------------------------------+--------------------------------+ +------------------------------------------+ ; Parallel Compilation ; +----------------------------+-------------+ ; Processors ; Number ; +----------------------------+-------------+ ; Number detected on machine ; 4 ; ; Maximum allowed ; 4 ; ; ; ; ; Average used ; 1.00 ; ; Maximum used ; 4 ; ; ; ; ; Usage by Processor ; % Time Used ; ; 1 processor ; 100.0% ; ; 2-4 processors ; < 0.1% ; +----------------------------+-------------+ +--------------+ ; Pin-Out File ; +--------------+ The pin-out file can be found in E:/.DATABANK/!!!Текущие разработки/DB ALTERA 2C20-START/DE1X_encoder/DE1_TOP.pin. +-------------------------------------------------------------------+ ; Fitter Resource Usage Summary ; +---------------------------------------------+---------------------+ ; Resource ; Usage ; +---------------------------------------------+---------------------+ ; Total logic elements ; 0 / 18,752 ( 0 % ) ; ; -- Combinational with no register ; 0 ; ; -- Register only ; 0 ; ; -- Combinational with a register ; 0 ; ; ; ; ; Logic element usage by number of LUT inputs ; ; ; -- 4 input functions ; 0 ; ; -- 3 input functions ; 0 ; ; -- <=2 input functions ; 0 ; ; -- Register only ; 0 ; ; ; ; ; Logic elements by mode ; ; ; -- normal mode ; 0 ; ; -- arithmetic mode ; 0 ; ; ; ; ; Total registers* ; 0 / 19,649 ( 0 % ) ; ; -- Dedicated logic registers ; 0 / 18,752 ( 0 % ) ; ; -- I/O registers ; 0 / 897 ( 0 % ) ; ; ; ; ; Total LABs: partially or completely used ; 0 / 1,172 ( 0 % ) ; ; User inserted logic elements ; 0 ; ; Virtual pins ; 0 ; ; I/O pins ; 283 / 315 ( 90 % ) ; ; -- Clock pins ; 8 / 8 ( 100 % ) ; ; Global signals ; 0 ; ; M4Ks ; 0 / 52 ( 0 % ) ; ; Total block memory bits ; 0 / 239,616 ( 0 % ) ; ; Total block memory implementation bits ; 0 / 239,616 ( 0 % ) ; ; Embedded Multiplier 9-bit elements ; 0 / 52 ( 0 % ) ; ; PLLs ; 0 / 4 ( 0 % ) ; ; Global clocks ; 0 / 16 ( 0 % ) ; ; JTAGs ; 0 / 1 ( 0 % ) ; ; ASMI blocks ; 0 / 1 ( 0 % ) ; ; CRC blocks ; 0 / 1 ( 0 % ) ; +---------------------------------------------+---------------------+ * Register count does not include registers inside RAM blocks or DSP blocks. +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Input Pins ; +-------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+ ; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination ; Location assigned by ; +-------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+ ; AUD_ADCDAT ; B6 ; 3 ; 3 ; 27 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; CLOCK_24[0] ; B12 ; 4 ; 24 ; 27 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; CLOCK_24[1] ; A12 ; 4 ; 24 ; 27 ; 1 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; CLOCK_27[0] ; D12 ; 3 ; 24 ; 27 ; 2 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; CLOCK_27[1] ; E12 ; 3 ; 24 ; 27 ; 3 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; CLOCK_50 ; L1 ; 2 ; 0 ; 13 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; EXT_CLOCK ; M21 ; 6 ; 50 ; 14 ; 3 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; KEY[0] ; R22 ; 6 ; 50 ; 10 ; 1 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; KEY[1] ; R21 ; 6 ; 50 ; 10 ; 2 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; KEY[2] ; T22 ; 6 ; 50 ; 9 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; KEY[3] ; T21 ; 6 ; 50 ; 9 ; 1 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; PS2_CLK ; H15 ; 4 ; 44 ; 27 ; 1 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; PS2_DAT ; J14 ; 4 ; 42 ; 27 ; 3 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; SW[0] ; L22 ; 5 ; 50 ; 14 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; SW[1] ; L21 ; 5 ; 50 ; 14 ; 1 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; SW[2] ; M22 ; 6 ; 50 ; 14 ; 2 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; SW[3] ; V12 ; 7 ; 26 ; 0 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; SW[4] ; W12 ; 7 ; 26 ; 0 ; 1 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; SW[5] ; U12 ; 8 ; 26 ; 0 ; 2 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; SW[6] ; U11 ; 8 ; 26 ; 0 ; 3 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; SW[7] ; M2 ; 1 ; 0 ; 13 ; 3 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; SW[8] ; M1 ; 1 ; 0 ; 13 ; 2 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; SW[9] ; L2 ; 2 ; 0 ; 13 ; 1 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; TCK ; C7 ; 3 ; 7 ; 27 ; 2 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; TCS ; D8 ; 3 ; 9 ; 27 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; TDI ; E8 ; 3 ; 11 ; 27 ; 3 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; UART_RXD ; F14 ; 4 ; 35 ; 27 ; 2 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; +-------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+ +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Output Pins ; +---------------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+------+ ; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Output Register ; Output Enable Register ; Power Up High ; PCI I/O Enabled ; Open Drain ; TRI Primitive ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Termination ; Location assigned by ; Load ; +---------------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+------+ ; AUD_DACDAT ; B5 ; 3 ; 3 ; 27 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; AUD_XCK ; B4 ; 3 ; 1 ; 27 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; DRAM_ADDR[0] ; W4 ; 1 ; 0 ; 3 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; DRAM_ADDR[10] ; W3 ; 1 ; 0 ; 3 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; DRAM_ADDR[11] ; N6 ; 1 ; 0 ; 11 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; DRAM_ADDR[1] ; W5 ; 1 ; 0 ; 2 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; DRAM_ADDR[2] ; Y3 ; 1 ; 0 ; 3 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; DRAM_ADDR[3] ; Y4 ; 1 ; 0 ; 3 ; 3 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; DRAM_ADDR[4] ; R6 ; 1 ; 0 ; 7 ; 3 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; DRAM_ADDR[5] ; R5 ; 1 ; 0 ; 7 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; DRAM_ADDR[6] ; P6 ; 1 ; 0 ; 9 ; 3 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; DRAM_ADDR[7] ; P5 ; 1 ; 0 ; 9 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; DRAM_ADDR[8] ; P3 ; 1 ; 0 ; 10 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; DRAM_ADDR[9] ; N4 ; 1 ; 0 ; 10 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; DRAM_BA_0 ; U3 ; 1 ; 0 ; 5 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; DRAM_BA_1 ; V4 ; 1 ; 0 ; 2 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; DRAM_CAS_N ; T3 ; 1 ; 0 ; 5 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; DRAM_CKE ; N3 ; 1 ; 0 ; 10 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; DRAM_CLK ; U4 ; 1 ; 0 ; 2 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; DRAM_CS_N ; T6 ; 1 ; 0 ; 5 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; DRAM_LDQM ; R7 ; 1 ; 0 ; 9 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; DRAM_RAS_N ; T5 ; 1 ; 0 ; 6 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; DRAM_UDQM ; M5 ; 1 ; 0 ; 12 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; DRAM_WE_N ; R8 ; 1 ; 0 ; 9 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; FL_ADDR[0] ; AB20 ; 7 ; 48 ; 0 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; FL_ADDR[10] ; R12 ; 7 ; 33 ; 0 ; 3 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; FL_ADDR[11] ; T12 ; 7 ; 31 ; 0 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; FL_ADDR[12] ; AB14 ; 7 ; 33 ; 0 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; FL_ADDR[13] ; AA13 ; 7 ; 29 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; FL_ADDR[14] ; AB13 ; 7 ; 29 ; 0 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; FL_ADDR[15] ; AA12 ; 7 ; 29 ; 0 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; FL_ADDR[16] ; AB12 ; 7 ; 29 ; 0 ; 3 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; FL_ADDR[17] ; AA20 ; 7 ; 48 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; FL_ADDR[18] ; U14 ; 7 ; 39 ; 0 ; 3 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; FL_ADDR[19] ; V14 ; 7 ; 37 ; 0 ; 3 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; FL_ADDR[1] ; AA14 ; 7 ; 33 ; 0 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; FL_ADDR[20] ; U13 ; 7 ; 31 ; 0 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; FL_ADDR[21] ; R13 ; 7 ; 37 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; FL_ADDR[2] ; Y16 ; 7 ; 44 ; 0 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; FL_ADDR[3] ; R15 ; 7 ; 42 ; 0 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; FL_ADDR[4] ; T15 ; 7 ; 39 ; 0 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; FL_ADDR[5] ; U15 ; 7 ; 46 ; 0 ; 3 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; FL_ADDR[6] ; V15 ; 7 ; 46 ; 0 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; FL_ADDR[7] ; W15 ; 7 ; 39 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; FL_ADDR[8] ; R14 ; 7 ; 42 ; 0 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; FL_ADDR[9] ; Y13 ; 7 ; 31 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; FL_CE_N ; AB15 ; 7 ; 33 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; FL_OE_N ; AA15 ; 7 ; 35 ; 0 ; 3 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; FL_RST_N ; W14 ; 7 ; 35 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; FL_WE_N ; Y14 ; 7 ; 39 ; 0 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; HEX0[0] ; J2 ; 2 ; 0 ; 18 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; HEX0[1] ; J1 ; 2 ; 0 ; 18 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; HEX0[2] ; H2 ; 2 ; 0 ; 19 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; HEX0[3] ; H1 ; 2 ; 0 ; 19 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; HEX0[4] ; F2 ; 2 ; 0 ; 20 ; 3 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; HEX0[5] ; F1 ; 2 ; 0 ; 20 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; HEX0[6] ; E2 ; 2 ; 0 ; 20 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; HEX1[0] ; E1 ; 2 ; 0 ; 20 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; HEX1[1] ; H6 ; 2 ; 0 ; 21 ; 3 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; HEX1[2] ; H5 ; 2 ; 0 ; 21 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; HEX1[3] ; H4 ; 2 ; 0 ; 21 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; HEX1[4] ; G3 ; 2 ; 0 ; 21 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; HEX1[5] ; D2 ; 2 ; 0 ; 22 ; 3 ; no ; no ; no ; no ; no ; no ; no ; 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; GPIO_0[26] ; J21 ; 5 ; 50 ; 16 ; 3 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_0[27] ; J22 ; 5 ; 50 ; 16 ; 2 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_0[28] ; K21 ; 5 ; 50 ; 15 ; 1 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_0[29] ; K22 ; 5 ; 50 ; 15 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_0[2] ; A14 ; 4 ; 29 ; 27 ; 1 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_0[30] ; J19 ; 5 ; 50 ; 17 ; 1 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_0[31] ; J20 ; 5 ; 50 ; 16 ; 1 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; ; GPIO_0[32] ; J18 ; 5 ; 50 ; 17 ; 0 ; 0 ; 0 ; no ; no ; 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I/O Type ; User Assignment ; Bus Hold ; Weak Pull Up ; +----------+------------+----------+------------------------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+ ; A1 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; A2 ; ; 3 ; VCCIO3 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; A3 ; 325 ; 3 ; I2C_SCLK ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; A4 ; 324 ; 3 ; AUD_BCLK ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; A5 ; 322 ; 3 ; AUD_DACLRCK ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; A6 ; 320 ; 3 ; AUD_ADCLRCK ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; A7 ; 306 ; 3 ; VGA_R[2] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; A8 ; 304 ; 3 ; VGA_G[3] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; A9 ; 298 ; 3 ; VGA_B[0] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; A10 ; 293 ; 3 ; VGA_B[2] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; A11 ; 287 ; 3 ; VGA_HS ; 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no ; Off ; ; AA15 ; 138 ; 7 ; FL_OE_N ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; AA16 ; 140 ; 7 ; FL_DQ[1] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; AA17 ; 144 ; 7 ; FL_DQ[3] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; AA18 ; 153 ; 7 ; FL_DQ[5] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; AA19 ; 162 ; 7 ; FL_DQ[7] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; AA20 ; 164 ; 7 ; FL_ADDR[17] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; AA21 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; AA22 ; ; 6 ; VCCIO6 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; AB1 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; AB2 ; ; 8 ; VCCIO8 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; AB3 ; 83 ; 8 ; SRAM_ADDR[1] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; AB4 ; 84 ; 8 ; SRAM_ADDR[3] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; AB5 ; 88 ; 8 ; SRAM_CE_N ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; AB6 ; 96 ; 8 ; SRAM_DQ[1] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; AB7 ; 102 ; 8 ; SRAM_DQ[3] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; AB8 ; 110 ; 8 ; SRAM_DQ[5] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; AB9 ; 113 ; 8 ; SRAM_DQ[7] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; AB10 ; 119 ; 8 ; SRAM_ADDR[5] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; AB11 ; 121 ; 8 ; SRAM_ADDR[7] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; AB12 ; 127 ; 7 ; FL_ADDR[16] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; AB13 ; 129 ; 7 ; FL_ADDR[14] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; AB14 ; 135 ; 7 ; FL_ADDR[12] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; AB15 ; 137 ; 7 ; FL_CE_N ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; AB16 ; 139 ; 7 ; FL_DQ[0] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; AB17 ; 143 ; 7 ; FL_DQ[2] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; AB18 ; 152 ; 7 ; FL_DQ[4] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; AB19 ; 161 ; 7 ; FL_DQ[6] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; AB20 ; 163 ; 7 ; FL_ADDR[0] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; AB21 ; ; 7 ; VCCIO7 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; AB22 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; B1 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; B2 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; B3 ; 326 ; 3 ; I2C_SDAT ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; B4 ; 323 ; 3 ; AUD_XCK ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; B5 ; 321 ; 3 ; AUD_DACDAT ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; B6 ; 319 ; 3 ; AUD_ADCDAT ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; B7 ; 305 ; 3 ; VGA_R[3] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; B8 ; 303 ; 3 ; VGA_G[0] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; B9 ; 297 ; 3 ; VGA_G[2] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; B10 ; 292 ; 3 ; VGA_B[3] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; B11 ; 286 ; 3 ; VGA_VS ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; B12 ; 282 ; 4 ; CLOCK_24[0] ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; B13 ; 280 ; 4 ; GPIO_0[1] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; B14 ; 278 ; 4 ; GPIO_0[3] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; B15 ; 272 ; 4 ; GPIO_0[5] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; B16 ; 270 ; 4 ; GPIO_0[7] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; B17 ; 264 ; 4 ; GPIO_0[9] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; B18 ; 250 ; 4 ; GPIO_0[11] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; B19 ; 248 ; 4 ; GPIO_0[13] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; B20 ; 246 ; 4 ; GPIO_0[15] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; B21 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; B22 ; ; 5 ; VCCIO5 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; C1 ; 8 ; 2 ; HEX2[3] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; C2 ; 9 ; 2 ; HEX2[2] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; C3 ; 1 ; 2 ; ~nCSO~ / RESERVED_INPUT_WITH_WEAK_PULLUP ; input ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; On ; ; C4 ; 0 ; 2 ; ~ASDO~ / RESERVED_INPUT_WITH_WEAK_PULLUP ; input ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; On ; ; C5 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; C6 ; ; 3 ; VCCIO3 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; C7 ; 315 ; 3 ; TCK ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; C8 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; C9 ; 310 ; 3 ; VGA_R[1] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; C10 ; 296 ; 3 ; VGA_G[1] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; C11 ; ; 3 ; VCCIO3 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; C12 ; ; 4 ; VCCIO4 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; C13 ; 275 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; C14 ; 260 ; 4 ; GPIO_1[10] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; C15 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; C16 ; 254 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; C17 ; 245 ; 4 ; GPIO_1[14] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; C18 ; 244 ; 4 ; GPIO_1[15] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; C19 ; 238 ; 5 ; GPIO_1[16] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; C20 ; 239 ; 5 ; GPIO_1[17] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; C21 ; 236 ; 5 ; GPIO_0[16] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; C22 ; 237 ; 5 ; GPIO_0[17] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; D1 ; 14 ; 2 ; HEX1[6] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; D2 ; 15 ; 2 ; HEX1[5] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; D3 ; 2 ; 2 ; HEX2[6] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; D4 ; 3 ; 2 ; HEX3[6] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; D5 ; 4 ; 2 ; HEX3[1] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; D6 ; 5 ; 2 ; HEX3[2] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; D7 ; 311 ; 3 ; TDO ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; D8 ; 309 ; 3 ; TCS ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; D9 ; 302 ; 3 ; VGA_R[0] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; D10 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; D11 ; 289 ; 3 ; VGA_B[1] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; D12 ; 284 ; 3 ; CLOCK_27[0] ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; D13 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; D14 ; 267 ; 4 ; GPIO_1[11] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; D15 ; 259 ; 4 ; GPIO_1[12] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; D16 ; 255 ; 4 ; GPIO_1[13] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; D17 ; ; 4 ; VCCIO4 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; D18 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; D19 ; 240 ; 5 ; GPIO_1[18] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; D20 ; 241 ; 5 ; GPIO_1[19] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; D21 ; 229 ; 5 ; GPIO_0[18] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; D22 ; 230 ; 5 ; GPIO_0[19] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; E1 ; 20 ; 2 ; HEX1[0] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; E2 ; 21 ; 2 ; HEX0[6] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; E3 ; 6 ; 2 ; HEX2[4] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; E4 ; 7 ; 2 ; HEX2[5] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; E5 ; ; ; VCCD_PLL3 ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; E6 ; ; ; VCCA_PLL3 ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; E7 ; 316 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; E8 ; 308 ; 3 ; TDI ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; E9 ; 301 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; E10 ; ; 3 ; VCCIO3 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; E11 ; 288 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; E12 ; 285 ; 3 ; CLOCK_27[1] ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; E13 ; ; 4 ; VCCIO4 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; E14 ; 266 ; 4 ; GPIO_1[4] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; E15 ; 256 ; 4 ; GPIO_1[5] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; E16 ; ; ; GNDA_PLL2 ; gnd ; ; ; -- ; ; -- ; -- ; ; E17 ; ; ; GND_PLL2 ; gnd ; ; ; -- ; ; -- ; -- ; ; E18 ; 243 ; 5 ; GPIO_1[23] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; E19 ; 242 ; 5 ; GPIO_1[22] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; E20 ; 234 ; 5 ; GPIO_1[20] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; E21 ; 227 ; 5 ; GPIO_0[20] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; E22 ; 228 ; 5 ; GPIO_0[21] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; F1 ; 22 ; 2 ; HEX0[5] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; F2 ; 23 ; 2 ; HEX0[4] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; F3 ; 13 ; 2 ; HEX3[5] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; F4 ; 10 ; 2 ; HEX3[0] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; F5 ; ; ; GND_PLL3 ; gnd ; ; ; -- ; ; -- ; -- ; ; F6 ; ; ; GND_PLL3 ; gnd ; ; ; -- ; ; -- ; -- ; ; F7 ; ; ; GNDA_PLL3 ; gnd ; ; ; -- ; ; -- ; -- ; ; F8 ; 312 ; 3 ; SD_CLK ; output ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ; ; F9 ; 307 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; F10 ; 295 ; 3 ; SD_DAT3 ; bidir ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ; ; F11 ; 294 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; F12 ; 276 ; 4 ; GPIO_1[8] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; F13 ; 269 ; 4 ; GPIO_1[9] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; F14 ; 268 ; 4 ; UART_RXD ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; F15 ; 262 ; 4 ; GPIO_1[6] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; F16 ; ; ; VCCA_PLL2 ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; F17 ; ; ; VCCD_PLL2 ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; F18 ; ; ; GND_PLL2 ; gnd ; ; ; -- ; ; -- ; -- ; ; F19 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; F20 ; 235 ; 5 ; GPIO_1[21] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; F21 ; 223 ; 5 ; GPIO_0[22] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; F22 ; 224 ; 5 ; GPIO_0[23] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; G1 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ; ; G2 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ; ; G3 ; 16 ; 2 ; HEX1[4] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; G4 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; G5 ; 12 ; 2 ; HEX2[0] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; G6 ; 11 ; 2 ; HEX2[1] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; G7 ; 317 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; G8 ; 313 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; G9 ; ; 3 ; VCCIO3 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; G10 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; G11 ; 291 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; G12 ; 277 ; 4 ; UART_TXD ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; G13 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; G14 ; ; 4 ; VCCIO4 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; G15 ; 261 ; 4 ; GPIO_1[3] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; G16 ; 252 ; 4 ; GPIO_1[7] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; G17 ; 231 ; 5 ; GPIO_1[26] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; G18 ; 232 ; 5 ; GPIO_1[25] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; G19 ; ; 5 ; VCCIO5 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; G20 ; 233 ; 5 ; GPIO_1[24] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; G21 ; 221 ; 5 ; GPIO_0[24] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; G22 ; 222 ; 5 ; GPIO_0[25] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; H1 ; 24 ; 2 ; HEX0[3] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; H2 ; 25 ; 2 ; HEX0[2] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; H3 ; 27 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; H4 ; 17 ; 2 ; HEX1[3] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; H5 ; 18 ; 2 ; HEX1[2] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; H6 ; 19 ; 2 ; HEX1[1] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; H7 ; 318 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; H8 ; 314 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; H9 ; 300 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; H10 ; 299 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; H11 ; 290 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; H12 ; 274 ; 4 ; GPIO_1[0] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; H13 ; 263 ; 4 ; GPIO_1[1] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; H14 ; 257 ; 4 ; GPIO_1[2] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; H15 ; 253 ; 4 ; PS2_CLK ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; H16 ; 219 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; H17 ; 226 ; 5 ; GPIO_1[27] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; H18 ; 225 ; 5 ; GPIO_1[29] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; H19 ; 214 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; H20 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; H21 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ; ; H22 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ; ; J1 ; 29 ; 2 ; HEX0[1] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; J2 ; 30 ; 2 ; HEX0[0] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; J3 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ; ; J4 ; 28 ; 2 ; HEX3[3] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; J5 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ; ; J6 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ; ; J7 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; J8 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ; ; J9 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ; ; J10 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; J11 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; J12 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; J13 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; J14 ; 258 ; 4 ; PS2_DAT ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; J15 ; 220 ; 5 ; GPIO_1[28] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; J16 ; ; 5 ; VCCIO5 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; J17 ; 218 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; J18 ; 217 ; 5 ; GPIO_0[32] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; J19 ; 216 ; 5 ; GPIO_0[30] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; J20 ; 213 ; 5 ; GPIO_0[31] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; J21 ; 211 ; 5 ; GPIO_0[26] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; J22 ; 212 ; 5 ; GPIO_0[27] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; K1 ; 37 ; 2 ; ^nCE ; ; ; ; -- ; ; -- ; -- ; ; K2 ; 32 ; 2 ; #TCK ; input ; ; ; -- ; ; -- ; -- ; ; K3 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; K4 ; 36 ; 2 ; ^DATA0 ; input ; ; ; -- ; ; -- ; -- ; ; K5 ; 31 ; 2 ; #TDI ; input ; ; ; -- ; ; -- ; -- ; ; K6 ; 33 ; 2 ; #TMS ; input ; ; ; -- ; ; -- ; -- ; ; K7 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; K8 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ; ; K9 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; K10 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; K11 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; K12 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; K13 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; K14 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; K15 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ; ; K16 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; K17 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ; ; K18 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ; ; K19 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; K20 ; 215 ; 5 ; GPIO_0[33] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; K21 ; 209 ; 5 ; GPIO_0[28] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; K22 ; 210 ; 5 ; GPIO_0[29] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; L1 ; 38 ; 2 ; CLOCK_50 ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; L2 ; 39 ; 2 ; SW[9] ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; L3 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; L4 ; 40 ; 2 ; ^nCONFIG ; ; ; ; -- ; ; -- ; -- ; ; L5 ; 34 ; 2 ; #TDO ; output ; ; ; -- ; ; -- ; -- ; ; L6 ; 35 ; 2 ; ^DCLK ; ; ; ; -- ; ; -- ; -- ; ; L7 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ; ; L8 ; 26 ; 2 ; HEX3[4] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; L9 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; L10 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; L11 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; L12 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; L13 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; L14 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; L15 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ; ; L16 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ; ; L17 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ; ; L18 ; 208 ; 5 ; GPIO_0[35] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; L19 ; 207 ; 5 ; GPIO_0[34] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; L20 ; ; 5 ; VCCIO5 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; L21 ; 205 ; 5 ; SW[1] ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; L22 ; 206 ; 5 ; SW[0] ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; M1 ; 41 ; 1 ; SW[8] ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; M2 ; 42 ; 1 ; SW[7] ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; M3 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; M4 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; M5 ; 43 ; 1 ; DRAM_UDQM ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; M6 ; 44 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; M7 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ; ; M8 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ; ; M9 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; M10 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; M11 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; M12 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; M13 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; M14 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; M15 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ; ; M16 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ; ; M17 ; 198 ; 6 ; ^MSEL0 ; ; ; ; -- ; ; -- ; -- ; ; M18 ; 202 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; M19 ; 201 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; M20 ; ; 6 ; VCCIO6 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; M21 ; 203 ; 6 ; EXT_CLOCK ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; M22 ; 204 ; 6 ; SW[2] ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; N1 ; 45 ; 1 ; DRAM_DQ[8] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; N2 ; 46 ; 1 ; DRAM_DQ[9] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; N3 ; 51 ; 1 ; DRAM_CKE ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; N4 ; 52 ; 1 ; DRAM_ADDR[9] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; N5 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ; ; N6 ; 49 ; 1 ; DRAM_ADDR[11] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; N7 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; N8 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ; ; N9 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; N10 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; N11 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; N12 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; N13 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; N14 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; N15 ; 194 ; 6 ; GPIO_1[33] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; N16 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; N17 ; 197 ; 6 ; ^MSEL1 ; ; ; ; -- ; ; -- ; -- ; ; N18 ; 196 ; 6 ; ^CONF_DONE ; ; ; ; -- ; ; -- ; -- ; ; N19 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; N20 ; 195 ; 6 ; ^nSTATUS ; ; ; ; -- ; ; -- ; -- ; ; N21 ; 199 ; 6 ; GPIO_1[31] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; N22 ; 200 ; 6 ; GPIO_1[30] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; P1 ; 47 ; 1 ; DRAM_DQ[10] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; P2 ; 48 ; 1 ; DRAM_DQ[11] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; P3 ; 50 ; 1 ; DRAM_ADDR[8] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; P4 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ; ; P5 ; 55 ; 1 ; DRAM_ADDR[7] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; P6 ; 56 ; 1 ; DRAM_ADDR[6] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; P7 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; P8 ; 95 ; 8 ; SD_CMD ; bidir ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ; ; P9 ; 94 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; P10 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; P11 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; P12 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; P13 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; P14 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ; ; P15 ; 193 ; 6 ; GPIO_1[32] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; P16 ; ; 6 ; VCCIO6 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; P17 ; 186 ; 6 ; GPIO_1[34] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; P18 ; 187 ; 6 ; GPIO_1[35] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; P19 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ; ; P20 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ; ; P21 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ; ; P22 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ; ; R1 ; 57 ; 1 ; DRAM_DQ[12] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; R2 ; 58 ; 1 ; DRAM_DQ[13] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; R3 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; R4 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ; ; R5 ; 63 ; 1 ; DRAM_ADDR[5] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; R6 ; 64 ; 1 ; DRAM_ADDR[4] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; R7 ; 54 ; 1 ; DRAM_LDQM ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; R8 ; 53 ; 1 ; DRAM_WE_N ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; R9 ; 109 ; 8 ; SRAM_DQ[12] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; R10 ; 108 ; 8 ; SRAM_ADDR[14] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; R11 ; 116 ; 8 ; SRAM_ADDR[10] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; R12 ; 134 ; 7 ; FL_ADDR[10] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; R13 ; 145 ; 7 ; FL_ADDR[21] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; R14 ; 150 ; 7 ; FL_ADDR[8] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; R15 ; 151 ; 7 ; FL_ADDR[3] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; R16 ; 155 ; 7 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; R17 ; 177 ; 6 ; LEDR[9] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; R18 ; 184 ; 6 ; LEDR[8] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; R19 ; 185 ; 6 ; LEDR[1] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; R20 ; 192 ; 6 ; LEDR[0] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; R21 ; 190 ; 6 ; KEY[1] ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; R22 ; 191 ; 6 ; KEY[0] ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; T1 ; 59 ; 1 ; DRAM_DQ[14] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; T2 ; 60 ; 1 ; DRAM_DQ[15] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; T3 ; 69 ; 1 ; DRAM_CAS_N ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; T4 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; T5 ; 67 ; 1 ; DRAM_RAS_N ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; T6 ; 68 ; 1 ; DRAM_CS_N ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; T7 ; 91 ; 8 ; SRAM_ADDR[15] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; T8 ; 90 ; 8 ; SRAM_OE_N ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; T9 ; ; 8 ; VCCIO8 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; T10 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; T11 ; 115 ; 8 ; SRAM_ADDR[11] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; T12 ; 131 ; 7 ; FL_ADDR[11] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; T13 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; T14 ; ; 7 ; VCCIO7 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; T15 ; 147 ; 7 ; FL_ADDR[4] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; T16 ; 156 ; 7 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; T17 ; ; ; GND_PLL4 ; gnd ; ; ; -- ; ; -- ; -- ; ; T18 ; 171 ; 6 ; LEDR[4] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; T19 ; ; 6 ; VCCIO6 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; T20 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; T21 ; 188 ; 6 ; KEY[3] ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; T22 ; 189 ; 6 ; KEY[2] ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; U1 ; 61 ; 1 ; DRAM_DQ[0] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; U2 ; 62 ; 1 ; DRAM_DQ[1] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; U3 ; 70 ; 1 ; DRAM_BA_0 ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; U4 ; 80 ; 1 ; DRAM_CLK ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; U5 ; ; ; GND_PLL1 ; gnd ; ; ; -- ; ; -- ; -- ; ; U6 ; ; ; VCCD_PLL1 ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; U7 ; ; ; VCCA_PLL1 ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; U8 ; 92 ; 8 ; SRAM_DQ[15] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; U9 ; 106 ; 8 ; SRAM_DQ[11] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; U10 ; 107 ; 8 ; SRAM_ADDR[13] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; U11 ; 123 ; 8 ; SW[6] ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; U12 ; 124 ; 8 ; SW[5] ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; U13 ; 132 ; 7 ; FL_ADDR[20] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; U14 ; 146 ; 7 ; FL_ADDR[18] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; U15 ; 157 ; 7 ; FL_ADDR[5] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; U16 ; ; ; VCCA_PLL4 ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; U17 ; ; ; VCCD_PLL4 ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; U18 ; 170 ; 6 ; LEDR[7] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; U19 ; 172 ; 6 ; LEDR[2] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; U20 ; 176 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; U21 ; 182 ; 6 ; LEDG[1] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; U22 ; 183 ; 6 ; LEDG[0] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; V1 ; 65 ; 1 ; DRAM_DQ[2] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; V2 ; 66 ; 1 ; DRAM_DQ[3] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; V3 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; V4 ; 81 ; 1 ; DRAM_BA_1 ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; V5 ; ; ; GND_PLL1 ; gnd ; ; ; -- ; ; -- ; -- ; ; V6 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; V7 ; ; ; GNDA_PLL1 ; gnd ; ; ; -- ; ; -- ; -- ; ; V8 ; 98 ; 8 ; SRAM_DQ[14] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; V9 ; 101 ; 8 ; SRAM_DQ[10] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; V10 ; ; 8 ; VCCIO8 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; V11 ; 118 ; 8 ; SRAM_ADDR[8] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; V12 ; 126 ; 7 ; SW[3] ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; V13 ; ; 7 ; VCCIO7 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; V14 ; 142 ; 7 ; FL_ADDR[19] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; V15 ; 158 ; 7 ; FL_ADDR[6] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; V16 ; ; ; GNDA_PLL4 ; gnd ; ; ; -- ; ; -- ; -- ; ; V17 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; V18 ; ; ; GND_PLL4 ; gnd ; ; ; -- ; ; -- ; -- ; ; V19 ; 166 ; 6 ; LEDR[5] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; V20 ; 173 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; V21 ; 180 ; 6 ; LEDG[3] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; V22 ; 181 ; 6 ; LEDG[2] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; W1 ; 71 ; 1 ; DRAM_DQ[4] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; W2 ; 72 ; 1 ; DRAM_DQ[5] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; W3 ; 75 ; 1 ; DRAM_ADDR[10] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; W4 ; 76 ; 1 ; DRAM_ADDR[0] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; W5 ; 79 ; 1 ; DRAM_ADDR[1] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; W6 ; ; 8 ; VCCIO8 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; W7 ; 99 ; 8 ; SRAM_UB_N ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; W8 ; 100 ; 8 ; SRAM_DQ[13] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; W9 ; 105 ; 8 ; SRAM_DQ[9] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; W10 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; W11 ; 117 ; 8 ; SRAM_ADDR[9] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; W12 ; 125 ; 7 ; SW[4] ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; W13 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; W14 ; 141 ; 7 ; FL_RST_N ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; W15 ; 149 ; 7 ; FL_ADDR[7] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; W16 ; 160 ; 7 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; W17 ; ; 7 ; VCCIO7 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; W18 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ; ; W19 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; W20 ; 167 ; 6 ; ~LVDS91p/nCEO~ ; output ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ; ; W21 ; 174 ; 6 ; LEDG[5] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; W22 ; 175 ; 6 ; LEDG[4] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; Y1 ; 73 ; 1 ; DRAM_DQ[6] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; Y2 ; 74 ; 1 ; DRAM_DQ[7] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; Y3 ; 77 ; 1 ; DRAM_ADDR[2] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; Y4 ; 78 ; 1 ; DRAM_ADDR[3] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; Y5 ; 86 ; 8 ; SRAM_ADDR[17] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; Y6 ; 87 ; 8 ; SRAM_ADDR[16] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; Y7 ; 93 ; 8 ; SRAM_LB_N ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; Y8 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; Y9 ; 104 ; 8 ; SRAM_DQ[8] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; Y10 ; 112 ; 8 ; SRAM_ADDR[12] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; Y11 ; ; 8 ; VCCIO8 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; Y12 ; ; 7 ; VCCIO7 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; Y13 ; 133 ; 7 ; FL_ADDR[9] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; Y14 ; 148 ; 7 ; FL_WE_N ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; Y15 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; Y16 ; 154 ; 7 ; FL_ADDR[2] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; Y17 ; 159 ; 7 ; SD_DAT ; bidir ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ; ; Y18 ; 165 ; 6 ; LEDR[6] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; Y19 ; 168 ; 6 ; LEDR[3] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; Y20 ; 169 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; Y21 ; 178 ; 6 ; LEDG[7] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; Y22 ; 179 ; 6 ; LEDG[6] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; +----------+------------+----------+------------------------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+ Note: Pin directions (input, output or bidir) are based on device operating in user mode. +-------------------------------------------------------------------------------+ ; Output Pin Default Load For Reported TCO ; +----------------------------------+-------+------------------------------------+ ; I/O Standard ; Load ; Termination Resistance ; +----------------------------------+-------+------------------------------------+ ; 3.3-V LVTTL ; 0 pF ; Not Available ; ; 3.3-V LVCMOS ; 0 pF ; Not Available ; ; 2.5 V ; 0 pF ; Not Available ; ; 1.8 V ; 0 pF ; Not Available ; ; 1.5 V ; 0 pF ; Not Available ; ; 3.3-V PCI ; 10 pF ; 25 Ohm (Parallel) ; ; 3.3-V PCI-X ; 10 pF ; 25 Ohm (Parallel) ; ; SSTL-2 Class I ; 0 pF ; 50 Ohm (Parallel), 25 Ohm (Serial) ; ; SSTL-2 Class II ; 0 pF ; 25 Ohm (Parallel), 25 Ohm (Serial) ; ; SSTL-18 Class I ; 0 pF ; 50 Ohm (Parallel), 25 Ohm (Serial) ; ; SSTL-18 Class II ; 0 pF ; 25 Ohm (Parallel), 25 Ohm (Serial) ; ; 1.5-V HSTL Class I ; 0 pF ; 50 Ohm (Parallel) ; ; 1.5-V HSTL Class II ; 0 pF ; 25 Ohm (Parallel) ; ; 1.8-V HSTL Class I ; 0 pF ; 50 Ohm (Parallel) ; ; 1.8-V HSTL Class II ; 0 pF ; 25 Ohm (Parallel) ; ; Differential SSTL-2 ; 0 pF ; (See SSTL-2) ; ; Differential 2.5-V SSTL Class II ; 0 pF ; (See SSTL-2 Class II) ; ; Differential 1.8-V SSTL Class I ; 0 pF ; (See 1.8-V SSTL Class I) ; ; Differential 1.8-V SSTL Class II ; 0 pF ; (See 1.8-V SSTL Class II) ; ; Differential 1.5-V HSTL Class I ; 0 pF ; (See 1.5-V HSTL Class I) ; ; Differential 1.5-V HSTL Class II ; 0 pF ; (See 1.5-V HSTL Class II) ; ; Differential 1.8-V HSTL Class I ; 0 pF ; (See 1.8-V HSTL Class I) ; ; Differential 1.8-V HSTL Class II ; 0 pF ; (See 1.8-V HSTL Class II) ; ; LVDS ; 0 pF ; 100 Ohm (Differential) ; ; mini-LVDS ; 0 pF ; 100 Ohm (Differential) ; ; RSDS ; 0 pF ; 100 Ohm (Differential) ; ; Simple RSDS ; 0 pF ; Not Available ; ; Differential LVPECL ; 0 pF ; 100 Ohm (Differential) ; +----------------------------------+-------+------------------------------------+ Note: User assignments will override these defaults. The user specified values are listed in the Output Pins and Bidir Pins tables. +-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Fitter Resource Utilization by Entity ; +----------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+---------------------+--------------+ ; Compilation Hierarchy Node ; Logic Cells ; Dedicated Logic Registers ; I/O Registers ; Memory Bits ; M4Ks ; DSP Elements ; DSP 9x9 ; DSP 18x18 ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Full Hierarchy Name ; Library Name ; +----------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+---------------------+--------------+ ; |DE1_TOP ; 0 (0) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 283 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |DE1_TOP ; work ; +----------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+---------------------+--------------+ Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy. +----------------------------------------------------------------------------------------+ ; Delay Chain Summary ; +---------------+----------+---------------+---------------+-----------------------+-----+ ; Name ; Pin Type ; Pad to Core 0 ; Pad to Core 1 ; Pad to Input Register ; TCO ; +---------------+----------+---------------+---------------+-----------------------+-----+ ; CLOCK_24[0] ; Input ; 0 ; 0 ; -- ; -- ; ; CLOCK_24[1] ; Input ; 0 ; 0 ; -- ; -- ; ; CLOCK_27[0] ; Input ; 0 ; 0 ; -- ; -- ; ; CLOCK_27[1] ; Input ; 0 ; 0 ; -- ; -- ; ; CLOCK_50 ; Input ; 0 ; 0 ; -- ; -- ; ; EXT_CLOCK ; Input ; 0 ; 0 ; -- ; -- ; ; KEY[0] ; Input ; 0 ; 0 ; -- ; -- ; ; KEY[1] ; Input ; 0 ; 0 ; -- ; -- ; ; KEY[2] ; Input ; 0 ; 0 ; -- ; -- ; ; KEY[3] ; Input ; 0 ; 0 ; -- ; -- ; ; SW[0] ; Input ; 0 ; 0 ; -- ; -- ; ; SW[1] ; Input ; 0 ; 0 ; -- ; -- ; ; SW[2] ; Input ; 0 ; 0 ; -- ; -- ; ; SW[3] ; Input ; 0 ; 0 ; -- ; -- ; ; SW[4] ; Input ; 0 ; 0 ; -- ; -- ; ; SW[5] ; Input ; 0 ; 0 ; -- ; -- ; ; SW[6] ; Input ; 0 ; 0 ; -- ; -- ; ; SW[7] ; Input ; 0 ; 0 ; -- ; -- ; ; SW[8] ; Input ; 0 ; 0 ; -- ; -- ; ; SW[9] ; Input ; 0 ; 0 ; -- ; -- ; ; UART_RXD ; Input ; 0 ; 0 ; -- ; -- ; ; TDI ; Input ; 0 ; 0 ; -- ; -- ; ; TCK ; Input ; 0 ; 0 ; -- ; -- ; ; TCS ; Input ; 0 ; 0 ; -- ; -- ; ; PS2_DAT ; Input ; 0 ; 0 ; -- ; -- ; ; PS2_CLK ; Input ; 0 ; 0 ; -- ; -- ; ; AUD_ADCDAT ; Input ; 0 ; 0 ; -- ; -- ; ; HEX0[0] ; Output ; -- ; -- ; -- ; -- ; ; HEX0[1] ; Output ; -- ; -- ; -- ; -- ; ; HEX0[2] ; Output ; -- ; -- ; -- ; -- ; ; HEX0[3] ; Output ; -- ; -- ; -- ; -- ; ; HEX0[4] ; Output ; -- ; -- ; -- ; -- ; ; HEX0[5] ; Output ; -- ; -- ; -- ; -- ; ; HEX0[6] ; Output ; -- ; -- ; -- ; -- ; ; HEX1[0] ; Output ; -- ; -- ; -- ; -- ; ; HEX1[1] ; Output ; -- ; -- ; -- ; -- ; ; HEX1[2] ; Output ; -- ; -- ; -- ; -- ; ; HEX1[3] ; Output ; -- ; -- ; -- ; -- ; ; HEX1[4] ; Output ; -- ; -- ; -- ; -- ; ; HEX1[5] ; Output ; -- ; -- ; -- ; -- ; ; HEX1[6] ; Output ; -- ; -- ; -- ; -- ; ; HEX2[0] ; Output ; -- ; -- ; -- ; -- ; ; HEX2[1] ; Output ; -- ; -- ; -- ; -- ; ; HEX2[2] ; Output ; -- ; -- ; -- ; -- ; ; HEX2[3] ; Output ; -- ; -- ; -- ; -- ; ; HEX2[4] ; Output ; -- ; -- ; -- ; -- ; ; HEX2[5] ; Output ; -- ; -- ; -- ; -- ; ; HEX2[6] ; Output ; -- ; -- ; -- ; -- ; ; HEX3[0] ; Output ; -- ; -- ; -- ; -- ; ; HEX3[1] ; Output ; -- ; -- ; -- ; -- ; ; HEX3[2] ; Output ; -- ; -- ; -- ; -- ; ; HEX3[3] ; Output ; -- ; -- ; -- ; -- ; ; HEX3[4] ; Output ; -- ; -- ; -- ; -- ; ; HEX3[5] ; Output ; -- ; -- ; -- ; -- ; ; HEX3[6] ; Output ; -- ; -- ; -- ; -- ; ; LEDG[0] ; Output ; -- ; -- ; -- ; -- ; ; LEDG[1] ; Output ; -- ; -- ; -- ; -- ; ; LEDG[2] ; Output ; -- ; -- ; -- ; -- ; ; LEDG[3] ; Output ; -- ; -- ; -- ; -- ; ; LEDG[4] ; Output ; -- ; -- ; -- ; -- ; ; LEDG[5] ; Output ; -- ; -- ; -- ; -- ; ; LEDG[6] ; Output ; -- ; -- ; -- ; -- ; ; LEDG[7] ; Output ; -- ; -- ; -- ; -- ; ; LEDR[0] ; Output ; -- ; -- ; -- ; -- ; ; LEDR[1] ; Output ; -- ; -- ; -- ; -- ; ; LEDR[2] ; Output ; -- ; -- ; -- ; -- ; ; LEDR[3] ; Output ; -- ; -- ; -- ; -- ; ; LEDR[4] ; Output ; -- ; -- ; -- ; -- ; ; LEDR[5] ; Output ; -- ; -- ; -- ; -- ; ; LEDR[6] ; Output ; -- ; -- ; -- ; -- ; ; LEDR[7] ; Output ; -- ; -- ; -- ; -- ; ; LEDR[8] ; Output ; -- ; -- ; -- ; -- ; ; LEDR[9] ; Output ; -- ; -- ; -- ; -- ; ; UART_TXD ; Output ; -- ; -- ; -- ; -- ; ; DRAM_ADDR[0] ; Output ; -- ; -- ; -- ; -- ; ; DRAM_ADDR[1] ; Output ; -- ; -- ; -- ; -- ; ; DRAM_ADDR[2] ; Output ; -- ; -- ; -- ; -- ; ; DRAM_ADDR[3] ; Output ; -- ; -- ; -- ; -- ; ; DRAM_ADDR[4] ; Output ; -- ; -- ; -- ; -- ; ; DRAM_ADDR[5] ; Output ; -- ; -- ; -- ; -- ; ; DRAM_ADDR[6] ; Output ; -- ; -- ; -- ; -- ; ; DRAM_ADDR[7] ; Output ; -- ; -- ; -- ; -- ; ; DRAM_ADDR[8] ; Output ; -- ; -- ; -- ; -- ; ; DRAM_ADDR[9] ; Output ; -- ; -- ; -- ; -- ; ; DRAM_ADDR[10] ; Output ; -- ; -- ; -- ; -- ; ; DRAM_ADDR[11] ; Output ; -- ; -- ; -- ; -- ; ; DRAM_LDQM ; Output ; -- ; -- ; -- ; -- ; ; DRAM_UDQM ; Output ; -- ; -- ; -- ; -- ; ; DRAM_WE_N ; Output ; -- ; -- ; -- ; -- ; ; DRAM_CAS_N ; Output ; -- ; -- ; -- ; -- ; ; DRAM_RAS_N ; Output ; -- ; -- ; -- ; -- ; ; DRAM_CS_N ; Output ; -- ; -- ; -- ; -- ; ; DRAM_BA_0 ; Output ; -- ; -- ; -- ; -- ; ; DRAM_BA_1 ; Output ; -- ; -- ; -- ; -- ; ; DRAM_CLK ; Output ; -- ; -- ; -- ; -- ; ; DRAM_CKE ; Output ; -- ; -- ; -- ; -- ; ; FL_ADDR[0] ; Output ; -- ; -- ; -- ; -- ; ; FL_ADDR[1] ; Output ; -- ; -- ; -- ; -- ; ; FL_ADDR[2] ; Output ; -- ; -- ; -- ; -- ; ; FL_ADDR[3] ; Output ; -- ; -- ; -- ; -- ; ; FL_ADDR[4] ; Output ; -- ; -- ; -- ; -- ; ; FL_ADDR[5] ; Output ; -- ; -- ; -- ; -- ; ; FL_ADDR[6] ; Output ; -- ; -- ; -- ; -- ; ; FL_ADDR[7] ; Output ; -- ; -- ; -- ; -- ; ; FL_ADDR[8] ; Output ; -- ; -- ; -- ; -- ; ; FL_ADDR[9] ; Output ; -- ; -- ; -- ; -- ; ; FL_ADDR[10] ; Output ; -- ; -- ; -- ; -- ; ; FL_ADDR[11] ; Output ; -- ; -- ; -- ; -- ; ; FL_ADDR[12] ; Output ; -- ; -- ; -- ; -- ; ; FL_ADDR[13] ; Output ; -- ; -- ; -- ; -- ; ; FL_ADDR[14] ; Output ; -- ; -- ; -- ; -- ; ; FL_ADDR[15] ; Output ; -- ; -- ; -- ; -- ; ; FL_ADDR[16] ; Output ; -- ; -- ; -- ; -- ; ; FL_ADDR[17] ; Output ; -- ; -- ; -- ; -- ; ; FL_ADDR[18] ; Output ; -- ; -- ; -- ; -- ; ; FL_ADDR[19] ; Output ; -- ; -- ; -- ; -- ; ; FL_ADDR[20] ; Output ; -- ; -- ; -- ; -- ; ; FL_ADDR[21] ; Output ; -- ; -- ; -- ; -- ; ; FL_WE_N ; Output ; -- ; -- ; -- ; -- ; ; FL_RST_N ; Output ; -- ; -- ; -- ; -- ; ; FL_OE_N ; Output ; -- ; -- ; -- ; -- ; ; FL_CE_N ; Output ; -- ; -- ; -- ; -- ; ; SRAM_ADDR[0] ; Output ; -- ; -- ; -- ; -- ; ; SRAM_ADDR[1] ; Output ; -- ; -- ; -- ; -- ; ; SRAM_ADDR[2] ; Output ; -- ; -- ; -- ; -- ; ; SRAM_ADDR[3] ; Output ; -- ; -- ; -- ; -- ; ; SRAM_ADDR[4] ; Output ; -- ; -- ; -- ; -- ; ; SRAM_ADDR[5] ; Output ; -- ; -- ; -- ; -- ; ; SRAM_ADDR[6] ; Output ; -- ; -- ; -- ; -- ; ; SRAM_ADDR[7] ; Output ; -- ; -- ; -- ; -- ; ; SRAM_ADDR[8] ; Output ; -- ; -- ; -- ; -- ; ; SRAM_ADDR[9] ; Output ; -- ; -- ; -- ; -- ; ; SRAM_ADDR[10] ; Output ; -- ; -- ; -- ; -- ; ; SRAM_ADDR[11] ; Output ; -- ; -- ; -- ; -- ; ; SRAM_ADDR[12] ; Output ; -- ; -- ; -- ; -- ; ; SRAM_ADDR[13] ; Output ; -- ; -- ; -- ; -- ; ; SRAM_ADDR[14] ; Output ; -- ; -- ; -- ; -- ; ; SRAM_ADDR[15] ; Output ; -- ; -- ; -- ; -- ; ; SRAM_ADDR[16] ; Output ; -- ; -- ; -- ; -- ; ; SRAM_ADDR[17] ; Output ; -- ; -- ; -- ; -- ; ; SRAM_UB_N ; Output ; -- ; -- ; -- ; -- ; ; SRAM_LB_N ; Output ; -- ; -- ; -- ; -- ; ; SRAM_WE_N ; Output ; -- ; -- ; -- ; -- ; ; SRAM_CE_N ; Output ; -- ; -- ; -- ; -- ; ; SRAM_OE_N ; Output ; -- ; -- ; -- ; -- ; ; SD_CLK ; Output ; -- ; -- ; -- ; -- ; ; TDO ; Output ; -- ; -- ; -- ; -- ; ; I2C_SCLK ; Output ; -- ; -- ; -- ; -- ; ; VGA_HS ; Output ; -- ; -- ; -- ; -- ; ; VGA_VS ; Output ; -- ; -- ; -- ; -- ; ; VGA_R[0] ; Output ; -- ; -- ; -- ; -- ; ; VGA_R[1] ; Output ; -- ; -- ; -- ; -- ; ; VGA_R[2] ; Output ; -- ; -- ; -- ; -- ; ; VGA_R[3] ; Output ; -- ; -- ; -- ; -- ; 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0 ; -- ; -- ; ; GPIO_0[17] ; Bidir ; 0 ; 0 ; -- ; -- ; ; GPIO_0[18] ; Bidir ; 0 ; 0 ; -- ; -- ; ; GPIO_0[19] ; Bidir ; 0 ; 0 ; -- ; -- ; ; GPIO_0[20] ; Bidir ; 0 ; 0 ; -- ; -- ; ; GPIO_0[21] ; Bidir ; 0 ; 0 ; -- ; -- ; ; GPIO_0[22] ; Bidir ; 0 ; 0 ; -- ; -- ; ; GPIO_0[23] ; Bidir ; 0 ; 0 ; -- ; -- ; ; GPIO_0[24] ; Bidir ; 0 ; 0 ; -- ; -- ; ; GPIO_0[25] ; Bidir ; 0 ; 0 ; -- ; -- ; ; GPIO_0[26] ; Bidir ; 0 ; 0 ; -- ; -- ; ; GPIO_0[27] ; Bidir ; 0 ; 0 ; -- ; -- ; ; GPIO_0[28] ; Bidir ; 0 ; 0 ; -- ; -- ; ; GPIO_0[29] ; Bidir ; 0 ; 0 ; -- ; -- ; ; GPIO_0[30] ; Bidir ; 0 ; 0 ; -- ; -- ; ; GPIO_0[31] ; Bidir ; 0 ; 0 ; -- ; -- ; ; GPIO_0[32] ; Bidir ; 0 ; 0 ; -- ; -- ; ; GPIO_0[33] ; Bidir ; 0 ; 0 ; -- ; -- ; ; GPIO_0[34] ; Bidir ; 0 ; 0 ; -- ; -- ; ; GPIO_0[35] ; Bidir ; 0 ; 0 ; -- ; -- ; ; GPIO_1[0] ; Bidir ; 0 ; 0 ; -- ; -- ; ; GPIO_1[1] ; Bidir ; 0 ; 0 ; -- ; -- ; ; GPIO_1[2] ; Bidir ; 0 ; 0 ; -- ; -- ; ; GPIO_1[3] ; Bidir ; 0 ; 0 ; -- ; -- ; ; GPIO_1[4] ; Bidir ; 0 ; 0 ; -- ; -- ; ; GPIO_1[5] ; Bidir ; 0 ; 0 ; -- ; -- ; ; GPIO_1[6] ; Bidir ; 0 ; 0 ; -- ; -- ; ; GPIO_1[7] ; Bidir ; 0 ; 0 ; -- ; -- ; ; GPIO_1[8] ; Bidir ; 0 ; 0 ; -- ; -- ; ; GPIO_1[9] ; Bidir ; 0 ; 0 ; -- ; -- ; ; GPIO_1[10] ; Bidir ; 0 ; 0 ; -- ; -- ; ; GPIO_1[11] ; Bidir ; 0 ; 0 ; -- ; -- ; ; GPIO_1[12] ; Bidir ; 0 ; 0 ; -- ; -- ; ; GPIO_1[13] ; Bidir ; 0 ; 0 ; -- ; -- ; ; GPIO_1[14] ; Bidir ; 0 ; 0 ; -- ; -- ; ; GPIO_1[15] ; Bidir ; 0 ; 0 ; -- ; -- ; ; GPIO_1[16] ; Bidir ; 0 ; 0 ; -- ; -- ; ; GPIO_1[17] ; Bidir ; 0 ; 0 ; -- ; -- ; ; GPIO_1[18] ; Bidir ; 0 ; 0 ; -- ; -- ; ; GPIO_1[19] ; Bidir ; 0 ; 0 ; -- ; -- ; ; GPIO_1[20] ; Bidir ; 0 ; 0 ; -- ; -- ; ; GPIO_1[21] ; Bidir ; 0 ; 0 ; -- ; -- ; ; GPIO_1[22] ; Bidir ; 0 ; 0 ; -- ; -- ; ; GPIO_1[23] ; Bidir ; 0 ; 0 ; -- ; -- ; ; GPIO_1[24] ; Bidir ; 0 ; 0 ; -- ; -- ; ; GPIO_1[25] ; Bidir ; 0 ; 0 ; -- ; -- ; ; GPIO_1[26] ; Bidir ; 0 ; 0 ; -- ; -- ; ; GPIO_1[27] ; Bidir ; 0 ; 0 ; -- ; -- ; ; GPIO_1[28] ; Bidir ; 0 ; 0 ; -- ; -- ; ; GPIO_1[29] ; Bidir ; 0 ; 0 ; -- ; -- ; ; GPIO_1[30] ; Bidir ; 0 ; 0 ; -- ; -- ; ; GPIO_1[31] ; Bidir ; 0 ; 0 ; -- ; -- ; ; GPIO_1[32] ; Bidir ; 0 ; 0 ; -- ; -- ; ; GPIO_1[33] ; Bidir ; 0 ; 0 ; -- ; -- ; ; GPIO_1[34] ; Bidir ; 0 ; 0 ; -- ; -- ; ; GPIO_1[35] ; Bidir ; 0 ; 0 ; -- ; -- ; +---------------+----------+---------------+---------------+-----------------------+-----+ +---------------------------------------------------+ ; Pad To Core Delay Chain Fanout ; +---------------------+-------------------+---------+ ; Source Pin / Fanout ; Pad To Core Index ; Setting ; +---------------------+-------------------+---------+ ; CLOCK_24[0] ; ; ; ; CLOCK_24[1] ; ; ; ; CLOCK_27[0] ; ; ; ; CLOCK_27[1] ; ; ; ; CLOCK_50 ; ; ; ; EXT_CLOCK ; ; ; ; KEY[0] ; ; ; ; KEY[1] ; ; ; ; KEY[2] ; ; ; ; KEY[3] ; ; ; ; SW[0] ; ; ; ; SW[1] ; ; ; ; SW[2] ; ; ; ; SW[3] ; ; ; ; SW[4] ; ; ; ; SW[5] ; ; ; ; SW[6] ; ; ; ; SW[7] ; ; ; ; SW[8] ; ; ; ; SW[9] ; ; ; ; UART_RXD ; ; ; ; TDI ; ; ; ; TCK ; ; ; ; TCS ; ; ; ; PS2_DAT ; ; ; ; PS2_CLK ; ; ; ; AUD_ADCDAT ; ; ; ; DRAM_DQ[0] ; ; ; ; DRAM_DQ[1] ; ; ; ; DRAM_DQ[2] ; ; ; ; DRAM_DQ[3] ; ; ; ; DRAM_DQ[4] ; ; ; ; DRAM_DQ[5] ; ; ; ; DRAM_DQ[6] ; ; ; ; DRAM_DQ[7] ; ; ; ; DRAM_DQ[8] ; ; ; ; DRAM_DQ[9] ; ; ; ; DRAM_DQ[10] ; ; ; ; DRAM_DQ[11] ; ; ; ; DRAM_DQ[12] ; ; ; ; DRAM_DQ[13] ; ; ; ; DRAM_DQ[14] ; ; ; ; DRAM_DQ[15] ; ; ; ; FL_DQ[0] ; ; ; ; FL_DQ[1] ; ; ; ; FL_DQ[2] ; ; ; ; FL_DQ[3] ; ; ; ; FL_DQ[4] ; ; ; ; FL_DQ[5] ; ; ; ; FL_DQ[6] ; ; ; ; FL_DQ[7] ; ; ; ; SRAM_DQ[0] ; ; ; ; SRAM_DQ[1] ; ; ; ; SRAM_DQ[2] ; ; ; ; SRAM_DQ[3] ; ; ; ; SRAM_DQ[4] ; ; ; ; SRAM_DQ[5] ; ; ; ; SRAM_DQ[6] ; ; ; ; SRAM_DQ[7] ; ; ; ; SRAM_DQ[8] ; ; ; ; SRAM_DQ[9] ; ; ; ; SRAM_DQ[10] ; ; ; ; SRAM_DQ[11] ; ; ; ; SRAM_DQ[12] ; ; ; ; SRAM_DQ[13] ; ; ; ; SRAM_DQ[14] ; ; ; ; SRAM_DQ[15] ; ; ; ; SD_DAT ; ; ; ; SD_DAT3 ; ; ; ; SD_CMD ; ; ; ; I2C_SDAT ; ; ; ; AUD_ADCLRCK ; ; ; ; AUD_DACLRCK ; ; ; ; AUD_BCLK ; ; ; ; GPIO_0[0] ; ; ; ; GPIO_0[1] ; ; ; ; GPIO_0[2] ; ; ; ; GPIO_0[3] ; ; ; ; GPIO_0[4] ; ; ; ; GPIO_0[5] ; ; ; ; GPIO_0[6] ; ; ; ; GPIO_0[7] ; ; ; ; GPIO_0[8] ; ; ; ; GPIO_0[9] ; ; ; ; GPIO_0[10] ; ; ; ; GPIO_0[11] ; ; ; ; GPIO_0[12] ; ; ; ; GPIO_0[13] ; ; ; ; GPIO_0[14] ; ; ; ; GPIO_0[15] ; ; ; ; GPIO_0[16] ; ; ; ; GPIO_0[17] ; ; ; ; GPIO_0[18] ; ; ; ; GPIO_0[19] ; ; ; ; GPIO_0[20] ; ; ; ; GPIO_0[21] ; ; ; ; GPIO_0[22] ; ; ; ; GPIO_0[23] ; ; ; ; GPIO_0[24] ; ; ; ; GPIO_0[25] ; ; ; ; GPIO_0[26] ; ; ; ; GPIO_0[27] ; ; ; ; GPIO_0[28] ; ; ; ; GPIO_0[29] ; ; ; ; GPIO_0[30] ; ; ; ; GPIO_0[31] ; ; ; ; GPIO_0[32] ; ; ; ; GPIO_0[33] ; ; ; ; GPIO_0[34] ; ; ; ; GPIO_0[35] ; ; ; ; GPIO_1[0] ; ; ; ; GPIO_1[1] ; ; ; ; GPIO_1[2] ; ; ; ; GPIO_1[3] ; ; ; ; GPIO_1[4] ; ; ; ; GPIO_1[5] ; ; ; ; GPIO_1[6] ; ; ; ; GPIO_1[7] ; ; ; ; GPIO_1[8] ; ; ; ; GPIO_1[9] ; ; ; ; GPIO_1[10] ; ; ; ; GPIO_1[11] ; ; ; ; GPIO_1[12] ; ; ; ; GPIO_1[13] ; ; ; ; GPIO_1[14] ; ; ; ; GPIO_1[15] ; ; ; ; GPIO_1[16] ; ; ; ; GPIO_1[17] ; ; ; ; GPIO_1[18] ; ; ; ; GPIO_1[19] ; ; ; ; GPIO_1[20] ; ; ; ; GPIO_1[21] ; ; ; ; GPIO_1[22] ; ; ; ; GPIO_1[23] ; ; ; ; GPIO_1[24] ; ; ; ; GPIO_1[25] ; ; ; ; GPIO_1[26] ; ; ; ; GPIO_1[27] ; ; ; ; GPIO_1[28] ; ; ; ; GPIO_1[29] ; ; ; ; GPIO_1[30] ; ; ; ; GPIO_1[31] ; ; ; ; GPIO_1[32] ; ; ; ; GPIO_1[33] ; ; ; ; GPIO_1[34] ; ; ; ; GPIO_1[35] ; ; ; +---------------------+-------------------+---------+ +-------------------------------------------------+ ; Interconnect Usage Summary ; +----------------------------+--------------------+ ; Interconnect Resource Type ; Usage ; +----------------------------+--------------------+ ; Block interconnects ; 0 / 54,004 ( 0 % ) ; ; C16 interconnects ; 0 / 2,100 ( 0 % ) ; ; C4 interconnects ; 0 / 36,000 ( 0 % ) ; ; Direct links ; 0 / 54,004 ( 0 % ) ; ; Global clocks ; 0 / 16 ( 0 % ) ; ; Local interconnects ; 0 / 18,752 ( 0 % ) ; ; R24 interconnects ; 0 / 1,900 ( 0 % ) ; ; R4 interconnects ; 0 / 46,920 ( 0 % ) ; +----------------------------+--------------------+ +-------------------------------------------------------------------------+ ; Fitter Device Options ; +----------------------------------------------+--------------------------+ ; Option ; Setting ; +----------------------------------------------+--------------------------+ ; Enable user-supplied start-up clock (CLKUSR) ; Off ; ; Enable device-wide reset (DEV_CLRn) ; Off ; ; Enable device-wide output enable (DEV_OE) ; Off ; ; Enable INIT_DONE output ; Off ; ; Configuration scheme ; Active Serial ; ; Error detection CRC ; Off ; ; nCEO ; As output driving ground ; ; ASDO,nCSO ; As input tri-stated ; ; Reserve all unused pins ; As output driving ground ; ; Base pin-out file on sameframe device ; Off ; +----------------------------------------------+--------------------------+ +------------------------------------+ ; Operating Settings and Conditions ; +---------------------------+--------+ ; Setting ; Value ; +---------------------------+--------+ ; Nominal Core Voltage ; 1.20 V ; ; Low Junction Temperature ; 0 °C ; ; High Junction Temperature ; 85 °C ; +---------------------------+--------+ +-----------------+ ; Fitter Messages ; +-----------------+ Info: ******************************************************************* Info: Running Quartus II 64-Bit Fitter Info: Version 9.0 Build 132 02/25/2009 SJ Full Version Info: Processing started: Tue Mar 09 06:07:29 2010 Info: Command: quartus_fit --read_settings_files=off --write_settings_files=off DE1_TOP -c DE1_TOP Info: Parallel compilation is enabled and will use 4 of the 4 processors detected Info: Selected device EP2C20F484C7 for design "DE1_TOP" Info: Fitter is performing an Auto Fit compilation, which may decrease Fitter effort to reduce compilation time Info: Device migration not selected. If you intend to use device migration later, you may need to change the pin assignments as they may be incompatible with other devices Info: Device EP2C15AF484C7 is compatible Info: Device EP2C35F484C7 is compatible Info: Device EP2C50F484C7 is compatible Info: Fitter converted 3 user pins into dedicated programming pins Info: Pin ~ASDO~ is reserved at location C4 Info: Pin ~nCSO~ is reserved at location C3 Info: Pin ~LVDS91p/nCEO~ is reserved at location W20 Warning: No exact pin location assignment(s) for 4 pins of 283 total pins Info: Pin SD_CLK not assigned to an exact location on the device Info: Pin SD_DAT not assigned to an exact location on the device Info: Pin SD_DAT3 not assigned to an exact location on the device Info: Pin SD_CMD not assigned to an exact location on the device Info: Fitter is using the Classic Timing Analyzer Info: Timing requirements not specified -- quality metrics such as performance and power consumption may be sacrificed to reduce compilation time. Info: Starting register packing Info: Finished register packing Extra Info: No registers were packed into other blocks Info: Statistics of I/O pins that need to be placed that use the same VCCIO and VREF, before I/O pin placement Info: Number of I/O pins in group: 4 (unused VREF, 3.3V VCCIO, 0 input, 1 output, 3 bidirectional) Info: I/O standards used: 3.3-V LVTTL. Info: I/O bank details before I/O pin placement Info: Statistics of I/O banks Info: I/O bank number 1 does not use VREF pins and has 3.3V VCCIO pins. 40 total pin(s) used -- 1 pins available Info: I/O bank number 2 does not use VREF pins and has 3.3V VCCIO pins. 32 total pin(s) used -- 1 pins available Info: I/O bank number 3 does not use VREF pins and has 3.3V VCCIO pins. 28 total pin(s) used -- 15 pins available Info: I/O bank number 4 does not use VREF pins and has 3.3V VCCIO pins. 38 total pin(s) used -- 2 pins available Info: I/O bank number 5 does not use VREF pins and has 3.3V VCCIO pins. 36 total pin(s) used -- 3 pins available Info: I/O bank number 6 does not use VREF pins and has 3.3V VCCIO pins. 31 total pin(s) used -- 5 pins available Info: I/O bank number 7 does not use VREF pins and has 3.3V VCCIO pins. 36 total pin(s) used -- 4 pins available Info: I/O bank number 8 does not use VREF pins and has 3.3V VCCIO pins. 41 total pin(s) used -- 2 pins available Info: Fitter preparation operations ending: elapsed time is 00:00:00 Info: Fitter placement preparation operations beginning Info: Fitter placement preparation operations ending: elapsed time is 00:00:00 Info: Fitter placement operations beginning Info: Fitter placement was successful Info: Fitter placement operations ending: elapsed time is 00:00:00 Info: Fitter routing operations beginning Info: Average interconnect usage is 0% of the available device resources Info: Peak interconnect usage is 0% of the available device resources in the region that extends from location X12_Y0 to location X24_Y13 Info: Fitter routing operations ending: elapsed time is 00:00:00 Info: The Fitter performed an Auto Fit compilation. Optimizations were skipped to reduce compilation time. Info: Optimizations that may affect the design's routability were skipped Info: Optimizations that may affect the design's timing were skipped Info: Started post-fitting delay annotation Warning: Found 256 output pins without output pin load capacitance assignment Info: Pin "HEX0[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "HEX0[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "HEX0[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "HEX0[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "HEX0[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "HEX0[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "HEX0[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "HEX1[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "HEX1[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "HEX1[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "HEX1[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "HEX1[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "HEX1[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "HEX1[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "HEX2[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "HEX2[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "HEX2[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "HEX2[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "HEX2[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "HEX2[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "HEX2[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "HEX3[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "HEX3[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "HEX3[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "HEX3[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "HEX3[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "HEX3[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "HEX3[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "LEDG[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "LEDG[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "LEDG[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "LEDG[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "LEDG[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "LEDG[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "LEDG[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "LEDG[7]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "LEDR[0]" has no specified output pin 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